| Project/Area Number |
05780260
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| Research Category |
Grant-in-Aid for Encouragement of Young Scientists (A)
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| Allocation Type | Single-year Grants |
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| Research Field |
計算機科学
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| Research Institution | Oita University |
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Principal Investigator |
肥川 宏臣 大分大学, 工学部, 助教授 (10244154)
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| Project Period (FY) |
1993
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| Project Status |
Completed (Fiscal Year 1993)
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| Budget Amount *help |
¥900,000 (Direct Cost: ¥900,000)
Fiscal Year 1993: ¥900,000 (Direct Cost: ¥900,000)
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| Keywords | シストリックアレイ / アレイコンピュータ / 並列分散処理 / ディジタル信号処理 |
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| Research Abstract |
シストリックアレイは、粒度の小さい処理を行うプロセッサを多数接続して、近接プロセッサ間での大量のデータ交換ができるようにした構造で、高いスループットが得られる。しかし、シストリックアレイは、ハードウェアアルゴリズムに基づくアーキテクチャで、アプリケーションごとに構成が異なったものとなり汎用性に乏しい。本研究では、さまざまな並列アルゴリズムに対応した汎用性の高いシストリックアレイの開発を目的とする。
まず、要素プロセッサについての検討を行った。従来、要素プロセッサとして用いられてきたプログラム内蔵型プロセッサとは異なり、簡単なロジック回路とメモリを用いたハードワイア方式の要素プロセッサとし、実装には、フイールドプログラマブルゲートアレイ(EPGA)と呼ばれる、プログラム可能なロジックデバイスを用いる。EPGAを用いることでアレイの構造(通信路)や要素プロセッサの機能などのロジック回路の再プログラムがハードウェアの変更無しでできるため、さまざまな並列処理アルゴリズムに対応できる。
本研究で用いるシストリックアレイは、FPGAによる要素プロセッサを格子状に配置した構造とした。このシストリックアレイで複数の並列処理アルゴリズムを実行できることを示すために、このアレイ上に、4点FFT、バブルソート、マージソ-ト、行列のL-U分解、行列の乗算を行う処理のマッピングと要素プロセッサの設計を行い、シミュレーションにより動作の確認を行った。
そして、FPGAを用いた要素プロセッサの性能評価を行うため、行列の乗算を行う要素プロセッサの開発を行い、EPGA(4200ゲート)に実装し、実験により、クロック周波数14.5MHzでの動作確認を行った。現在、このFPGAを9個用いたシストリックアレイシステムを構築中で、このシステムにより、3×3行列の乗算、上記の並列処理アルゴリズムを実際に実装する予定である。
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