| Project/Area Number |
07650503
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| Research Category |
Grant-in-Aid for General Scientific Research (C)
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| Allocation Type | Single-year Grants |
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| Research Field |
計測・制御工学
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| Research Institution | Kyushu Institute of Technology |
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Principal Investigator |
小林 史典 九州工業大学, 情報工学部, 助教授 (60134970)
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| Project Period (FY) |
1995
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| Project Status |
Completed (Fiscal Year 1995)
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| Budget Amount *help |
¥1,400,000 (Direct Cost: ¥1,400,000)
Fiscal Year 1995: ¥1,400,000 (Direct Cost: ¥1,400,000)
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| Keywords | PLL(Phase-Locked Loop) / 速度制御 / 有限整定 |
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| Research Abstract |
整定時間が短く、オーバシュートの小さいFIR(有限整定)PLLを、イナーシャを含む速度制御へ応用し、その実現をASIC(特定用途 IC)で簡単化することを目的として、次の3段階で実施した:
1.ASICによるFIR-PLLの実現
(a)ASIC開発環境の整備--FPGA開発システムをパーソナルコンピュータにインストールし、LANを介して既存のWS上のソフトとの連携動作が行えるようにした.
(b)FIR PLLの基本機能開発--WS上でシミュレーション/論理合成を行い,得られたネットリストを開発システムに転送して,第1段階のFPGAを開発した.
2.ASIC実現における機能の最適配分
並列処理のスケジュリング問題を応用して、PLLの各機能要素の最適配分を試みた。しかし,原理をそのまま実現した回路が本来持っている以上に、新たに並列化できる部分はなかった。このため、第2段階のFPGAは第1段階と変わらないものになった。
3.モータ制御系の実現
(a)基本制御系の実現--モータとサーボドライバ、トランス、リアクトル、FV変換器を用いて制御系を構成し、回転数500-3000rpmの範囲で安定に動作することを確認した。
(b)イナーシャ制御系の開発--第3段階のFPGAを開発し、モータを含むPLLを構成した。これは、PLLとしては通常のもので、高ゲインフィードバックにより、モータのイナーシャ効果を殺す形である。
(c)全体動作の確認--1.(b)で開発した、電子回路のみによるFIRシンセサイザをマスターPLLとし,その後に3.(b)で開発したPLLをスレーブと組み合わせ,統合的な系の動作を確認した.回転数2000-3000rpm(PLLの動作周波数16.6-25kHz)の範囲で、従来のほぼ1/2の応答時間が得られた。
これらの結果、FIR PLLを応用したモータ制御が実現できることを確認したが、今後の課題として、機能の最適配分の検討をさらに続ける必要があることがわかった。
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