高性能アナログLSIに適した回路・レイアウト統合最適設計に関する研究

Research Project

Project/Area Number	07750407
Research Category	Grant-in-Aid for Encouragement of Young Scientists (A)
Allocation Type	Single-year Grants
Research Field	情報通信工学
Research Institution	Tokyo National College of Technology
Principal Investigator	大塚友彦東京工業高等専門学校, 電子工学科, 助教授 (80262278)
Project Period (FY)	1995
Project Status	Completed (Fiscal Year 1995)
Budget Amount *help	¥900,000 (Direct Cost: ¥900,000) Fiscal Year 1995: ¥900,000 (Direct Cost: ¥900,000)
Keywords	素子値適適設計 / ビヘイビア・モデル / 境界探索法 / 配線容量 / 配線抵抗 / エッジ効果による寸法誤差 / プロセス変動 / 動作特性評価
Research Abstract	従来、熟練者でなければ設計困難であった高性能アナログLSIの自動設計の確立を目指し、本研究では、素子値最適設計とレイアウト設計の統合化について検討した。本研究では、統合設計システム確立のため、まず、素子値やレイアウトと回路の動作特性の関係を定量的に分析し、配線寄生素子やプロセス変動のモデル化を行った。この結果、配線寄生素子では、T型RC等価回路によるモデル、プロセス変動では、酸化膜厚分布、及び、エッジ効果による寸法誤差のモデルを解明し、これによる動作特性変動の定量モデルを明らかにした。次に、提案モデルを用いて、高速に動作特性評価を行うため、動作特性のビヘイビア・モデル(近似モデル)導出法を検討した。ビヘイビア・モデルは、動作特性要求仕様を満足する最適解近傍での近似モデルであるため、本研究では、同時に境界探索法を応用した素子値最適解を探索する手法も提案した。この結果、従来の回路シミュレーションを併用した動作特性評価手法に比べ、約10倍の処理速度で評価可能であることが明らかになった。最後に、ビヘイビア・モデルを用いた素子形状設計、配置設計、及び配線設計を提案した。素子形状設計、素子配置設計では、ビヘイビア・モデルを利用し、統計的なプロセス変動を考慮した動作特性評価を実現した。実際にその設計システム(プロトタイプ)を試作した。数種類のアナログ回路について設計実験を行ったところ、動作特性評価に基づき、自動でペア素子の隣接配置、最短配線等が実現されることが確認された。