| Research Abstract |
平成7年度の計画は概ね予定通りに行なわれた.
本研究では,まず,符号拡張乗算方式を用いた演算数の最適化手法の開発を行なった.また,演算当たりの信号変化(状態遷移確率)を最小化するための相補パストランジスタ論理を用いた回路設計を行った。回路設計時に、電源電圧を低減するための乗算器アーキテクチャを決定し、配線の漂遊容量を減少させるためレイアウト合成法の開発も行なった.
本研究の成果を以下にまとめる.
1.演算数の少ないの乗算アルゴリズム.低消費電力向き,新しい乗算アルゴリズムのを提案した.そのアルゴリズムは、符号拡張乗算方式を用いて乗算時に生成される部分積の数を減らし,信号状態遷移確率の最小化を行なう.論理シミュレーションによってアルゴリズムの論理検証を決定した.
2.省電力用自動合成技術.ここでは,8x8ビット並列乗算回路の部分積およびその加算を行なう回路を自動合成する手法の開発を行なった.電力消費を最小限に抑えた乗算器のアーキテクチャおよび相補パストランジスタ(CPL)論理を用いて,回路構成法を提案した.信号伝搬路の最大長を減らすために,タイミングの見直し,演算器の交換などを行なった.電源回路構造の検討も同時に行なった.
3.新しい最適な配置配線手法の開発.乗算回路性能をパラメータにして構造的に,何度も繰り返して配置を最適化する(タイミング駆動型構成素子の配置)手法を提案した.既存の手法が配置の面積を最小化しているのに対して,我々の手法は配線遅延を最小になるように,配置を行なった.
4.上記の手法の具体化,実験的評価.省電力用並列乗算器の自動合成を行なった.その乗算器を既存の方法で作成された乗算器と,大きさ,処理能力,消費電力の点で比較を行なった.検討の結果,従来構造の乗算器でも,適切な構造変更を行なうことにより,演算速度を損なうことなく消費電力を1/2以下に減少させることができることが明らかになった.
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