論理回路の遅延故障のテストパターン生成手法に関する研究
| Project/Area Number |
07780257
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| Research Category |
Grant-in-Aid for Encouragement of Young Scientists (A)
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| Allocation Type | Single-year Grants |
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| Research Field |
計算機科学
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| Research Institution | Kyushu Institute of Technology |
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Principal Investigator |
梶原 誠司 九州工業大学, 情報工学部, 助教授 (80252592)
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| Project Period (FY) |
1995
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| Project Status |
Completed (Fiscal Year 1995)
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| Budget Amount *help |
¥1,000,000 (Direct Cost: ¥1,000,000)
Fiscal Year 1995: ¥1,000,000 (Direct Cost: ¥1,000,000)
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| Keywords | テストパターン生成 / 組合せ論理回路 / パス遅延故障 / 論理設計 / 冗長故障判定 / テストパターン圧縮 |
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| Research Abstract |
テストパターン生成における遅延を考慮した故障モデルとして,信号が伝搬する経路ごとの遅延に着目して故障を仮定するパス遅延故障の研究の重要性が高まっている.本研究では,分類されたパス遅延故障の各クラスにおける検出条件について考察し,回路中に含まれる冗長なパス,すなわちテスト不要なパスの検出手法の提案を行った.従来の手法は,深さ優先探索により抽出した各パスに対して活性化可能かどうかを判断していたため,回路内の総パス数が多い回路に対しては現実的な時間内で処理することが不可能であった.本手法は,部分パスの活性化に基づいてテスト不要なパスの検出を行うため,回路内のパス数に係わらず高速に処理が可能となる.一般に総パス数の多い回路はテスト不要なパスの割合が多くなる傾向があるため,本手法はパス遅延故障のテストパターン生成の効率化の重要な技術となる.
また,従来の論理回路のテスト生成で問題となっているテストパターン圧縮法についても研究を行い,テスト生成に基づく冗長除去手法と統合することにより,効率的にテストパターン圧縮と論理最適化が可能になることを示した.更に,同じ関数を実現する論理回路であっても,冗長を含む場合とそれらを除去した場合では,冗長を除去した場合の方が回路に対して必要となるテストパターン数の最小値および実際に生成されるテストパターン数は小さくなることが実験により得られた.これにより,論理回路を最小化するような再合成がテスト容易性の向上に役立つとも考えられる.
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Report
(1 results)
Research Products
(4 results)
