トレリス符号化多次元干渉キャンセラの実験的基礎検討
| Project/Area Number |
08750432
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| Research Category |
Grant-in-Aid for Encouragement of Young Scientists (A)
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| Allocation Type | Single-year Grants |
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| Research Field |
情報通信工学
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| Research Institution | Kyoto University |
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Principal Investigator |
村田 英一 京都大学, 工学研究科, 助手 (60252475)
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| Project Period (FY) |
1996
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| Project Status |
Completed (Fiscal Year 1996)
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| Budget Amount *help |
¥1,100,000 (Direct Cost: ¥1,100,000)
Fiscal Year 1996: ¥1,100,000 (Direct Cost: ¥1,100,000)
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| Keywords | 移動通信 / 適応信号処理 / トレリス符号化変調 / 同一チャネル干渉波 / 試作 / 干渉キャンセラ / ディジタノ百通信 / セルラ-方式 |
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| Research Abstract |
我々が提案しているトレリス符号化同一チヤネル干渉波キャンセラ(TCC)は、極めて優れた対同一チャネル干渉波特性と対遅延波特性をあわせ持ち、同一周波数の同一セルでの再利用さえ可能とするものである。本研究ではこのTCCをプログラマブルゲートアレイで実現すべく、基礎となる適応等化器の論理回路設計とターゲットとなるプログラマブルゲートアレイへのフィッティングを行なった。また、適応等化器の設計を拡張し、TCCの論理設計に取り組んだ。以下に今年度得られた主要な研究成果をまとめる。
●プログラマブルゲートアレイとしてアルテラ社のFLEXシリーズを選定し、入手可能な最大ゲート数のチップの利用を前提に論理回路の設計を行なった。設計には専用のCADであるMAX+PLVSIIを用いた。設計のエントリ-手法としては、回路図入力と言語入力を併用して行なった。その結果、2ブランチダイバーシチ構成をとる場合で9チップ、ダイバーシチ構成をとらない場合は5チップで適応等化器が実現できることが分かった。
●適応等化器やTCCの計算機シミュレーションでは、信号は倍精度実数で表現され、演算されている。しかし、この演算精度を実際のハードウェア回路で実現することは難しく、また、無駄が多い。そこで、演算に必要な精度(ビット数)について計算機シミュレーションを用いて検討を加えた。その結果、各部におおむね8ビットの精度があれば劣化の少ない特性が得られることが分かった。
●実際に設計した回路をターゲットとなるフィールドプログラマブルゲートアレイにフィッティングを行ない、プログラム可能なデータを作成した。このデータの機能を調べるために、CAD上において動作シミュレーションを行なった。その結果、計算機シミュレーションから予想される動作と完全に一致し、設計が正しいことが証明された。
以上、遅延波に対しても優れた特性が得られるトレリス符号化多次元干渉キャンセラの試作に向けて、第1段階の設計を終了した。
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Report
(1 results)
Research Products
(6 results)
