| Project/Area Number |
08750467
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| Research Category |
Grant-in-Aid for Encouragement of Young Scientists (A)
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| Allocation Type | Single-year Grants |
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| Research Field |
情報通信工学
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| Research Institution | Tokyo National College of Technology |
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Principal Investigator |
大塚 友彦 東京工業高等専門学校, 電子工学科, 助教授 (80262278)
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| Project Period (FY) |
1996
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| Project Status |
Completed (Fiscal Year 1996)
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| Budget Amount *help |
¥1,000,000 (Direct Cost: ¥1,000,000)
Fiscal Year 1996: ¥1,000,000 (Direct Cost: ¥1,000,000)
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| Keywords | Behavioral Model / Specification Translation / Hierarchical Design / Analog LSI |
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| Research Abstract |
本研究では、大規模なアナログLSIを効率的に設計するため、下記の成果を得た。
・アナログ・ビヘイビアのモデル化手法
アナログLSI設計の階層化を図るため、上位設計向けの動作特性近似モデル(ビヘイビア・モデル)の構築方法を検討した。ここでは、設計知識を基に適切な設計変数選択を行ったところ、実験計画法を用いた高精度のビヘイビア・モデルの導出方法を示した。
・アナログLSI設計の階層化手法
処理時間短縮のため、ライブラリ参照方式のアナログLSIの階層設計手法を提案した。予め、ライブラリに登録されたビヘイビア・モデルを参照することで、システムレベルの動作仕様を効率的にサブ・システムの動作仕様に変換し、トランジスタレベルのシミュレーションなしに高速、かつ高精度な回路最適設計が可能となった。
・設計プロトタイプシステムの試作
提案手法に基づいた設計プロトタイプシステムを試作した。OTA CMOSフィルタやバイポーラPLLなどの小規模な回路例について設計実験を行い、実際の回路設計において、設計時間短縮が確認された。
今後の課題としては、設計知識の効果的な適用方法の検討、より大規模な回路例への対応などが挙げられる。
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