アモルファス・シリコン薄膜における低ノイズ・アバランシェ増幅機能の発現
| Project/Area Number |
08875004
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| Research Category |
Grant-in-Aid for Exploratory Research
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| Allocation Type | Single-year Grants |
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| Research Field |
Applied materials science/Crystal engineering
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
清水 勇 東京工業大学, 大学院・総合理工学研究科, 教授 (40016522)
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| Co-Investigator(Kenkyū-buntansha) |
神谷 利夫 東京工業大学, 応用セラミックス研究所, 助手 (80233956)
フォートマン チャールズ 東京工業大学, 大学院・総合理工学研究科, 教授 (70293066)
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| Project Period (FY) |
1996 – 1997
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| Project Status |
Completed (Fiscal Year 1997)
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| Budget Amount *help |
¥1,900,000 (Direct Cost: ¥1,900,000)
Fiscal Year 1997: ¥200,000 (Direct Cost: ¥200,000)
Fiscal Year 1996: ¥1,700,000 (Direct Cost: ¥1,700,000)
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| Keywords | 化学アニーリング / ワイドギャップシリコン / アバランシェ増幅効果 / アモルファスシリコン / 撮像デバイス / ブロッキング電極 / アモルファス・シリコン / アバランシェ増幅 / 薄膜 / 光電流 |
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| Research Abstract |
アモルファス・シリコン(a-Si:H)膜堆積時に堆積表面を水素原子などの化学的活性種で処理することにより、網目構造を変調する新規な製膜技術で作製した高品質ワイドギャップa-Si:H膜(Eg<2.1eV>を用いて、透明導電膜をコートした基板上にNIPの順序に堆積したダイオード構造を作製し、一次光電流測定を行った。電極からの正孔の注入を阻止するブロッキング層として用いたN-type a-Si:H膜厚を最適化し、10^5V/cmの電界印加下でも漏れ電流を低い値に保つデバイス構造を考案した。しかし、それでも>10^5V/cmの印加電界下では、電圧の増加とともに、漏れ電流が指数関数的に増加してしまった。この再、10を越える光電流利得が得られたが、その詳細を検討したところ2次光電流であることが判明した。そこで、P-type a-Si:H層の替わりにSb_2S_3薄膜層を堆積した撮像デバイスを作製し評価した結果、漏れ電流は印加電界<6x10^5V/cmまで低い値に保持することができたが、>4x10^5V/cmの印加電界下では白キズが現れ、電極から局所的に漏れ電流が注入されていることが分かった。この研究の目標であるアバランシェ増倍効果は、10^6V/cm程の高電界下で観測されることから、この白キズを取り除くことで、実現が期待できる段階に到った。
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Report
(2 results)
Research Products
(5 results)
