誘導結合型チップ間無線インタフェースを用いた低電力・高性能三次元プロセッサの開発
| Project/Area Number |
08J02557
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Research Field |
Electron device/Electronic equipment
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| Research Institution | Keio University |
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Principal Investigator |
新津 葵一 Keio University, 大学院・理工学研究科, 特別研究員(DC1)
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| Project Period (FY) |
2008 – 2009
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| Project Status |
Completed (Fiscal Year 2009)
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| Budget Amount *help |
¥1,200,000 (Direct Cost: ¥1,200,000)
Fiscal Year 2009: ¥600,000 (Direct Cost: ¥600,000)
Fiscal Year 2008: ¥600,000 (Direct Cost: ¥600,000)
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| Keywords | 電気電子工学 / 電子デバイス / 無線通信 / 計算機システム / 三次元システム集積 / 集積回路 / プロセッサ / メモリ |
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| Research Abstract |
本年度は、誘導結合型チップ間無線インタフェース(以下、誘導結合インタフェース)を用いて、複数チップのメモリを搭載した三次元プロセッサを開発し、世界で初めて動作検証に成功した。これまでは、積層するプロセッサとメモリは1チップずつであったが、複数チップのメモリの搭載が可能になることでシステムの拡張性を高めることが可能である。より実用レベルに近い三次元プロセッサを開発するために、日立製作所中央研究所、ルネサステクノロジと共同で研究開発に取り組んだ。次世代カーナビ向けの商用マルチコアプロセッサと大容量メモリ回路の三次元実装に誘導結合インタフェースを適用し、複数枚メモリの三次元プロセッサを実現した。従来の2チップではなく、3チップ間での通信を実現するために、ワイヤ埋め込み技術とオープン・スキップト・インダクタ技術を開発した。ワイヤ埋め込み技術の適用により、同サイズのメモリチップの積層が可能となった。また、オープン・スキップト・インダクタ技術の導入により、3チップ上のインダクタ間の電磁的干渉を抑制し、より信頼性の高い通信が可能となった。
上記に加え、誘導結合チップ間無線インタフェースの低電力化を実現するためのクロック分配技術について研究を行った。LC-VCO(電圧制御型発振器)のインダクタで発生した磁場を、誘導結合を介して受信側に伝えることでクロック分配を行うもので、従来のバッファー(駆動回路)を用いた手法に比べて大幅な電力削減が可能である。180nm CMOSプロセスにてLSIチップを試作し、効果を検証したところ、14GHzのクロックを分配する際に、75%の電力削減効果があることを確認した。
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Report
(2 results)
Research Products
(10 results)
