| Project/Area Number |
10127205
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| Research Category |
Grant-in-Aid for Scientific Research on Priority Areas (A)
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| Allocation Type | Single-year Grants |
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| Research Institution | Tohoku University |
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Principal Investigator |
小柳 光正 東北大学, 大学院・工学研究科, 教授 (60205531)
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| Co-Investigator(Kenkyū-buntansha) |
栗野 浩之 東北大学, 大学院・工学研究科, 講師 (70282093)
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| Project Period (FY) |
1998
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| Project Status |
Completed (Fiscal Year 1998)
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| Budget Amount *help |
¥1,500,000 (Direct Cost: ¥1,500,000)
Fiscal Year 1998: ¥1,500,000 (Direct Cost: ¥1,500,000)
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| Keywords | 単電子素子 / 単電子メモリ / クーロンブロッケード / マルチチャネル / 室温動作 / CMOSメモリ / 極微細結晶粒 |
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| Research Abstract |
本研究では、CMOS融合型マルチ単電子メモリ試作のための基本技術の検討を行った。メモリ試作のための基礎技術として、素子形成のための微細加工技術、薄いゲート絶縁膜形成技術、浮遊ゲート形成技術、浅いソース・ドレイン接合形成技術、ラッチ型センスアンプ技術について検討し、下記の成果を得た。
1. 微細加工技術
単電子メモリセル用の微細パターンの形成には、EB直接描画とレジストマスクまたは酸化膜ハードマスクのサイドエッチを組み合わせる方法を用いた。シリコンのエッチングには誘導結合型プラズマ(ICP)エッチャーを用い、高異方性と高選択比の両方を同時に実現するエッチング手法を確立した。これにより、ゲート長0.02umの極微細パターンを形成できた。
2. 浮遊ゲート形成技術
厚さ15nm〜25nmのa-Siを用いて浮遊ゲートを形成することができた。
3. 浅いソース・ドレイン接合形成技術
結晶欠陥や横方向拡散を抑制するため、低エネルギーイオン打ち込みに代わり、新しく吸着拡散法を開発した。この方法では、拡散する不純物を超高真空CVD装置で1原子層吸着させた後、その吸着層から拡散して浅い接合を形成した。低エネルギーイオン打ち込み法を用いた場合に比べて拡散が抑えられ、極浅接合が形成できた。この技術を使って、ゲート長0.05umのnチャネルMOSトランジスタを試作したところ、低エネルギーイオン打ち込み法で形成したMOSトランジスタより短チャネル効果が小さくなり、横方向の拡散が抑えられることがわかった。
4. ラッチ型センスアンプ
高速化と高感度化を計るために、SRAMメモリセルにSiGeのDT(Dynamic Threshold)-MOSトランジスタを用いたラッチ型センスアンプの採用を検討した。SiGeのDT-MOSトランジスタを用いると、ボディ端子抵抗を下げるとともに寄生バイポーラトランジスタ効果を増大させ、より大きな駆動電流を実現できる。実際に素子を試作し、良好な特性を得た。
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