| Budget Amount *help |
¥2,100,000 (Direct Cost: ¥2,100,000)
Fiscal Year 1999: ¥1,400,000 (Direct Cost: ¥1,400,000)
Fiscal Year 1998: ¥700,000 (Direct Cost: ¥700,000)
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| Research Abstract |
非同期回路は近い将来の超高速超高集積回路に向けたデジタル回路技術である.本研究では,PLA等のゲートアレー向けに,MullerのC素子およびこれを含む非同期加算回路を設計し,実際にチップ(PLD)に焼きこんで回路を実現した.このチップに(科研費により購入した任意信号発生器によって)入力信号を与え,その出力特性を(科研費により購入したマルチメータに接続した計算機により)観測したデータを得た.実装した非同期回路は2線論理を用いた.さらに2線論理と等価であるB-3値論理を用いて,非同期セルラーアレーの設計や,非同期システムの論理設計手法の考察を行った.
本年度分の研究により.設計したPLD向けMullerのC素子が良好に動作することと,このC素子を含む非同期加算器システムをチップ上に構成し,これらが良好に動作した特性データが得られた.また,非同期システムはCPLD等のさらに大規模な集積回路を使用し,一つのシステムとして実現する方が,その長所を引き出せることが確認できた.これに関連して,非同期セルラーアレーおよび非同期マイクロパイプラインが実際のシステムとして適していることがわかってきたので,それらの設計を行った.
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