| Project/Area Number |
10780167
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| Research Category |
Grant-in-Aid for Encouragement of Young Scientists (A)
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| Allocation Type | Single-year Grants |
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| Research Field |
計算機科学
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| Research Institution | The University of Tokyo |
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Principal Investigator |
桑子 雅史 東京大学, 先端科学技術研究センター, 助手 (20292766)
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| Project Period (FY) |
1998 – 1999
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| Project Status |
Completed (Fiscal Year 1999)
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| Budget Amount *help |
¥1,900,000 (Direct Cost: ¥1,900,000)
Fiscal Year 1999: ¥900,000 (Direct Cost: ¥900,000)
Fiscal Year 1998: ¥1,000,000 (Direct Cost: ¥1,000,000)
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| Keywords | 非同期 / SDIモデル / STG / 制御回路 / 論理設計 / 設計支援 / 依存性グラフ |
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| Research Abstract |
本研究の目的はSDIモデルに基づく非同期式制御同路の設計手法を提案し、高速な非同期式制御回路を設計するための設計支援ツールを開発することである。本年度は以下の成果が得られた。
1. 遷移事象の因果関係を有向グラフによって記述したものであるSTG(SignaI Transition Diagram)は、QDIモデルに基づく非同期式制御回路を論理合成するための仕様記述として多く用いられる。STGからのQDIモデルに基づく制御回路の設計法に、要求応答信号間の遅延時間の情報を取り入れることによって、SDIモデルに基づく制御回路を得るためのアルゴリズムを提案した。
STGから回路を生成するためにはCSC(Complete-State-Coding)と呼ばれる性質をSTGが満たすようにするために、一般に仕様STGに内部変数遷移を追加する必要がある。提案手法は、遅延情報に基づくSTGへの順序関係の追加によって内部変数遷移の追加を抑え、高速・小面積な回路を実現するものである。
2. 上記提案手法に基づく非同期式制御回路の設計支援ツールのプロトタイプを実装した。このツールを用いて提案手法の効果について評価を行なった。評価条件として"制御回路の内部の信号生成に要する遅延時間は、制御回路の環境の遅延時間よりも十分に短い"という仮定を設けた。
提案手法によるSDI回路は、従来手法によるQDI回路に比較して平均約20%の制御オーバーヘッドの低減、平均40%の回路量の低減となることを確認した。
今後、以上の研究成果について整理・公表する。
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