単電子トランジスタ/CMOS融合による新機能回路の実現に向けた研究
| Project/Area Number |
10J07824
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Research Field |
Electron device/Electronic equipment
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| Research Institution | The University of Tokyo |
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Principal Investigator |
鈴木 龍太 東京大学, 大学院・工学系研究科, 特別研究員(DC1)
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| Project Period (FY) |
2010 – 2012
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| Project Status |
Completed (Fiscal Year 2012)
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| Budget Amount *help |
¥2,100,000 (Direct Cost: ¥2,100,000)
Fiscal Year 2012: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2011: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2010: ¥700,000 (Direct Cost: ¥700,000)
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| Keywords | 単電子トランジスタ / 電子デバイス / シリコン / 集積回路 / 半導体 / CMOS |
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| Research Abstract |
単電子トランジスタ(SET)は、その究極的な微細化の可能性を生かした集積回路応用が期待されているが、室温で動作するためには数nm程度の微細な構造が必要であり、その作製は容易ではない。本研究は、CMOSと作製プロセスの互換性が高い、幅3nm程度と極めて細いシリコンナノワイヤチャネルを有する室温動作SETを対象とし、その歩留まりを改善するとともに、SETとCMOS回路を集積化させた新たな情報処理回路の動作実証を目指している。
デバイスの歩留まり改善について、ナノワイヤチャネル形成のための電子ビームリソグラフィーの最適化をこれまでに行った。本年度は、リソグラフィーによるナノワイヤチャネル形成後のプロセスの改善を試みた。従来はチャネル形成後にウェットッチングと熱酸化によって最終チャネル幅と高さを3nm程度まで縮小させていたが、
ウェットッチングのレートの変動により幅制御性が低下する懸念があった。そこで、熱酸化のみによるチャネル狭細化を行うことで幅制御性が向上すると考え、プロセスを変更してデバイスを試作した。しかし、作製されたデバイスは想定よりも最終チャネル幅が大きくなり、室温動作SETの歩留まりは従来のプロセスよりも低かった。これはシリコン微細構造における酸化レートの低下により、幅制御性が低下したためであると考えられる。一方、前年度に引き続き、電子ビームリソグラフィーによるシングルドット構造チャネルの直接的形成を試みた。描画パターンの改良により、より小さなシングルドット構造を形成できるようになったが、それを適用してデバイスを作製するには到らなかった。
また、回路応用に関しては、これまでに、SETと同一チップ上に良好な性能のCMOS論理ゲートを集積することに成功しているが、SETとCMOS回路を組み合わせた動作は実証していなかった。本年度においては、CMOSアナログセレクタ回路をSETと集積化し、その回路動作を室温にて実証した。
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Report
(3 results)
Research Products
(9 results)
