イベントポロジーを認識するBelleレベル1.5トリガーシステムの開発

• Project/Area Number: 11127207
• Research Category: Grant-in-Aid for Scientific Research on Priority Areas (A)
• Allocation Type: Single-year Grants
• Research Institution: Kyoto University
• Principal Investigator: 坂本 宏 京都大学, 大学院・理学研究科, 助教授 (80178574)
• Co-Investigator(Kenkyū-buntansha): 野村 正 京都大学, 大学院・理学研究科, 助手 (10283582) ; 笹尾 登 京都大学, 大学院・理学研究科, 教授 (10115850)
• Project Period (FY): 1999
• Project Status: Completed (Fiscal Year 1999)
• Budget Amount: ¥3,700,000 (Direct Cost: ¥3,700,000); Fiscal Year 1999: ¥3,700,000 (Direct Cost: ¥3,700,000)
• Keywords: Bファクトリー / トリガーシステム / トラッキング / クラスタリング / FADC / FPGA / パターン認識

Research Abstract

レベル1.5を構成する高速処理エレクトロニクスの開発を続けてきた。まず、アナログ情報を処理するためにはフラッシュADC(FADC)により高速で信号のディジタル化を行い、その情報を後述するディジタル信号処理系に送る必要がある。そのためのモジュールを開発した。このモジュールは初段にAD8041というビデオアンプを採用し、様々な入力信号レベルに対応できるように工夫されている。FADCにはAD9057を採用し40Mサンプル/秒の変換速度を実現している。これらの出力はディジタル信号処理系に直接送り込まれる。モジュールはVMEモジュールとして実装されたディジタル信号処理系のメザニンカードとして搭載される。現在モジュールのデバッグが進行している。
ディジタル信号処理系はSPARTANというシリーズのFPGAを採用し、VMEから構成データの書き込みが可能である。また、FPGAの一部の入出力ブロックを直接VMEバスから制御できる。このシリーズのFPGAは廉価版であり速度の上では格段に優れたものではないが、様々なロジックに対してほぼ30MHzでの動作が確認されている。これはレベル1.5トリガーシステムを動作させる基本システムクロックである32MHzには少し及ばないが、プロトタイプとして種々の評価を行うには十分である。このモジュールは汎用性を意識して設計されており、実際のトリガーシステムの一部として組み込めるものになっている。
これらの結果をもとに、実際にレベル1.5トリガーシステムに採用されるべきアナログ/ディジタルモジュールの仕様と実装について検討を行っているところである。