弗化物強誘電体ゲートトランジスタマトリクスをシナプスに用いたニューロン回路の実現
| Project/Area Number |
11750255
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| Research Category |
Grant-in-Aid for Encouragement of Young Scientists (A)
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| Allocation Type | Single-year Grants |
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| Research Field |
Electronic materials/Electric materials
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
會澤 康治 東京工業大学, 精密工学研究所, 助手 (40222450)
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| Project Period (FY) |
1999 – 2000
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| Project Status |
Completed (Fiscal Year 2000)
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| Budget Amount *help |
¥2,400,000 (Direct Cost: ¥2,400,000)
Fiscal Year 2000: ¥800,000 (Direct Cost: ¥800,000)
Fiscal Year 1999: ¥1,600,000 (Direct Cost: ¥1,600,000)
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| Keywords | 強誘電体弗化物 / BaMgF_4 / 強誘電体ゲートトランジスタ / マトリクス / disturb特性 / 強誘導体ゲートトランジスタ / 寄生容量 / メモリウインドウ |
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| Research Abstract |
今年度は、金属/強誘電体/MOS構造強誘電体ゲートトランジスタマトリクスを作製し、ニューロン回路用シナプス素子への応用上重要である、強誘電体ゲートFETのパルスdisturb特性に着目し、その評価を行った。
強誘電体にBaMgF_4(BMF)薄膜を用いたAl/BMF(210nm)/Pt/SiO_2(30nm)/n-Si(100)構造のp-MFMISFETマトリクスについて測定行った。作製した各素子は-10Vのゲート電圧印加において分極反転によるヒステリシス特性を示し、かつ0V時におけるドレイン電流のオン/オフ比が10^3以上のメモリ効果を確認した。
次にパルスdisturb特性の評価を行った。トランジスタのゲート端子に-10Vの書き込みパルス(幅100ms)を印加後、(a)-3.3V同極性、(b)±3.3V双極性、及び(c)+3.3V同極性のdisturbパルス列(幅100ms,duty比50%)を印加し、その時のドレイン電流の変化を測定した。その結果、-3.3Vの同極性disturbパルス(42cycle)に対してはドレイン電流の減少はほとんど観測されないが、+3Vのdisturbパルスに対してはドレイン電流が42cycle後で約1/1000(オン/オフ比が0)に減少することがわかった。しかし、±3.3Vの双極性disturbパルスに対しては、ドレイン電流の減少は1/5程度に抑えられることを確認した。双極性パルス印加によるdisturb特性の改善は酸化物強誘電体キャパシタを用いて報告されていたが、今回、トランジスタにおいても有効であることを初めて確認した。以上のことから弗化物強誘電体BMF薄膜を用いた強誘電体ゲートトランジスタマトリクスをニューロン回路のシナプス部に応用するためには、シナプス素子に対応する強誘電体ゲートトランジスタの各ゲート端子に入力信号として双極性disturbパルスを印加することが有効であるとの結論に達した。
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Report
(2 results)
Research Products
(5 results)
