| Budget Amount *help |
¥2,100,000 (Direct Cost: ¥2,100,000)
Fiscal Year 2000: ¥1,000,000 (Direct Cost: ¥1,000,000)
Fiscal Year 1999: ¥1,100,000 (Direct Cost: ¥1,100,000)
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| Research Abstract |
LSIのテストを効率良く行う手法として組込みテスト回路を被テスト回路内に分散させて配置する手法について研究を行った.前年度は,被テスト回路内の1出現確率に応じた仮想的な弾性力を想定することでテスタビリティ解析する手法の検討を行った.今年度は,それを基に回路内をテスト容易化する手法についての検討を行った.
テスト容易化する方策として,被テスト回路の電源投入時のある一定期間だけ,回路をテストモードに変更する手法を試みた.この手法は,トランジスタ,キャパシタ,マルチプレクサから成る簡単な付加回路を特定の信号線に分散して配置し,電源投入後の一定期間だけ1)信号線値を固定する,あるいは,2)論理ゲートの機能を変換する,というものである.この手法の目的は,組込み自己テスト(BIST)手法を適用する際に問題となる,検出困難な故障が仮定される信号線の可制御性・可観測性を向上させ,ランダムテストを行う際に必要となるテストパターン数を削減することである.また,テストポイント挿入する手法に比較して,大域的な付加配線を必要としない利点がある.
提案した手法についてシミュレーション実験を行った結果,比較的小規模な回路に対しては,わずかな付加回路で必要なテストパターン数を大幅に削減可能であった.付加回路についてはFPGAを用いて設計を行った.しかし,被テスト回路が大規模になった場合,付加回路を配置する信号線の選択の問題・付加回路の増大などにより,有効な結果が得られておらず,今後の課題となっている.これらの問題を解決するため,現在,付加回路を挿入する信吾線の選択手法において,これまでの手法に加え,遺伝的アルゴリズムを用いた手法を検討している.
これらの結果については,今後発表する予定である.
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