プロセッサアレイのフォールトトレランスに関する研究

Research Project

Project/Area Number	11780224
Research Category	Grant-in-Aid for Encouragement of Young Scientists (A)
Allocation Type	Single-year Grants
Research Field	計算機科学
Research Institution	Shimane University
Principal Investigator	重井徳貴島根大学, 総合理工学部, 助手 (90294363)
Project Period (FY)	1999 – 2000
Project Status	Completed (Fiscal Year 2000)
Budget Amount *help	¥500,000 (Direct Cost: ¥500,000) Fiscal Year 2000: ¥500,000 (Direct Cost: ¥500,000)
Keywords	プロセッサアレイ / 再構成 / フォールトトレランス / ルーティング / 多項式時間アルゴリズム / 補償パス
Research Abstract	製造時の欠陥箇所救済技術として、再構成可能なプロセッサアレイモデルの一つである1-1/2トラックスイッチモデルについて、以下のような研究を行った。 I.再構成率において最適な再構成アルゴリズムの実現。 II.ハードウェアへの実装を意識した、再構成率が高い再構成手法の実現。 I.については以下のような結果を得た。 (1).従来多く用いられている補償パスに基づく再構成法は、最適な再構成を実現できない。 (2).従来考えられている結合パターンは、最適な再構成を実現できない。 (3).最適な再構成率を実現できる逐次的ルーティングに基づく再構成手法の提案。逐次的ルーティングに基づく再構成法は、実現可能なルーティングを深さ優先で探索するため、最適な再構成率を実現するために、アレイサイズの指数関数に比例した時間を必要とした。そこでII.に関する研究として、実現可能なルーティングの木を部分的に探索する多項式時間の再構成手法について研究を行い、以下の成果を得た。 (1).ルーティング行き詰まりの効果的な判定法の実現。 (2).多項式時間の再構成は、アレイサイズが比較的小さな場合にはかなり効果的である。なお、FPGA上への実装による評価については、補償パス法の検証までを行った。