Misfit転位網をもちいたC60量子細線ネットワーク形成

• Project/Area Number: 11874045
• Research Category: Grant-in-Aid for Exploratory Research
• Allocation Type: Single-year Grants
• Research Field: 固体物性Ⅰ(光物性・半導体・誘電体)
• Research Institution: Tokyo Institute of Technology
• Principal Investigator: 平山 博之 東京工業大学, 大学院・総合理工学研究科, 助教授 (60271582)
• Co-Investigator(Kenkyū-buntansha): 高柳 邦夫 東京工業大学, 大学院・総合理工学研究科, 教授 (80016162) ; 大島 義文 東京工業大学, 大学院・総合理工学研究科, 助手 (80272699)
• Project Period (FY): 1999 – 2000
• Project Status: Completed (Fiscal Year 2000)
• Budget Amount: ¥1,900,000 (Direct Cost: ¥1,900,000); Fiscal Year 2000: ¥800,000 (Direct Cost: ¥800,000); Fiscal Year 1999: ¥1,100,000 (Direct Cost: ¥1,100,000)
• Keywords: シリコン / ゲルマニウム / C60分子 / 走査トンネル顕微鏡 / ステップ形状 / Misfit単位 / MBE / STM / Si / Ge

Research Abstract

Si基板上のSi_1-xGex薄膜のエピタキシャル成長では、SiとGe間のMisfitにより転位が規則正しく配列する。本研究は、こうしたMisfit転位網に沿ってC60分子を表面に直線ネットワーク状に配列させることを目的としたものであった。
我々は特殊高温セルを用いるSi_1-xGex-MBE装置をSTMと接続し、実際にSi結晶基板にSi_1-xGex薄膜をエピ成長させ、その表面モフォロジーの変化の過程を原子分解能で詳細に観察した。当初の研究計画では数10nmを超えたSi_1-xGex膜厚において現れるMisfit転位網をC60分子配列のテンプレートとして使用する予定であったが、研究の過程において、数nmの膜厚において成長表面に現れるdimer vacancy line(DVL)の方がテンプレートとしてより適しているとの判断にいたった。DVLはSi(001)表面における表面dimerの幅に量子化された欠陥であり、適当な成長膜厚、およびSi/Ge組成比では表面に直線性良く現れる。このため研究期間中には成長条件を細かく振ることにより、DVL形成過程を詳細に観察した。この後STM-MBE内でSi,Geソースや表面を汚染することなくC60分子を表面に蒸着できる小型セルを作成し、これを用いてDVLが現れる表面へのC60分子蒸着を行い、C60のDVLへの選択的な配列は基板温度に敏感であることを観察した。