超高スループット動画像エンコーダーの最適化設計の研究
| Project/Area Number |
11J01301
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Research Field |
System engineering
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| Research Institution | Waseda University |
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Principal Investigator |
周 金佳 早稲田大学, 情報生産システム研究センター, 次席研究員
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| Project Period (FY) |
2011 – 2014-03-31
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| Project Status |
Completed (Fiscal Year 2013)
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| Budget Amount *help |
¥1,900,000 (Direct Cost: ¥1,900,000)
Fiscal Year 2013: ¥600,000 (Direct Cost: ¥600,000)
Fiscal Year 2012: ¥600,000 (Direct Cost: ¥600,000)
Fiscal Year 2011: ¥700,000 (Direct Cost: ¥700,000)
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| Keywords | 8kx4k / 動き予測 / アーキテクチャ / 8Kx4k / motion estimation / MEエンジン / DRAMトラフィック / 消費電力 |
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| Research Abstract |
すでに放送サービスを開始しているフルハイビジョン(1920x1080)の4倍、16倍の超高精細動画像は、次世代の画像アプリケーションで利用されることが有望視されている。本年度の研究は、開発した動き予測エンジンと並列エンジンをもとに、8kx4k@60fpsのリアルタイムでエンコードするチップを開発した。
平成23と24年度に開発した動き予測エンジンと並列エンジンの結果を基にして、動き予測デザインを統合した。提案した方法の導入することで、開発した動き予測アーキテクチャを、ハードウエア記述言語HDLコードで記述し、FPGAプラットフォーム上で本デザインのFPGA評価を行った。FPGAはソフトウェアモデルよりはるかに速いので、多くのビデオシーケンスにたいして実験することが可能である。FPGAを利用して、シミュレーションによって設計した動き予測アーキテクチャの機能を検証した。
一方では、40nm CMOS技術で、設計を合成、配置配線し、チップの面積と消費電力をシミュレーションレベルで性能を確認した。それによって、設計したアーキテクチャが実際のASICで実装されました。試作したチップはスループット、回路規模、クロックスピード、消費電力の観点から評価を行った。
さらに、動き予測の演算量と消費電力量の削減について、得られた結果を取りまとめ、成果を国際会議と雑誌で発表しました。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
計画を合理的に策定しました。遭遇した問題が順調に解決されました。
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| Strategy for Future Research Activity |
開発したMEエンジンと並列エンジンをもとに、他の機能(例えば、イントラ予測, CABAC等)を含めて1チップ上に実装し、8kx4kエンコーダチップを試作する。
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Report
(3 results)
Research Products
(17 results)
