| Budget Amount *help |
¥1,300,000 (Direct Cost: ¥1,300,000)
Fiscal Year 2012: ¥600,000 (Direct Cost: ¥600,000)
Fiscal Year 2011: ¥700,000 (Direct Cost: ¥700,000)
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| Research Abstract |
情報処理システムは多くのLSIで構成される.そこで,情報処理システムの信頼性を向上させるために,FPGA(Field Programmable Gate Array)を用いたディペンダブルシステムの研究を行っている.平成24年度は, 1.ソフトエラー耐性評価技術の確立, 2.動的部分再構成を用いたハードエラー回避, 3.ソフトエラー・ハードエラーに対する自己修復ディペンダブルシステムについて研究を行った.
1.ソフトエラー耐性を評価するために,再構成を用いたフォルト注入評価システムを構築した.評価時間は再構成回数に依存するため,故障隠蔽・復旧が可能な高信頼回路の評価には長い時間を要する.そこで,評価時間の短縮に向けてフレーム単位部分再構成の提案とブートストラップ法の適用を行った.フレーム単位部分再構成により1回あたりの再構成時間を5～10分の1に短縮した.また,ブートストラップ法により再構成回数を40分の1に削減した.この内容は,IEICE英文誌への掲載および国際会議1件(ICFPT)で発表を行った.この評価システムにより,これまで行ってきたソフトエラーに対する高信頼化が有効であることを確認した.
2.部分再構成を用いることで物理的な故障であるハードエラーを動的に回避し,継続動作することができる.しかし,予め回避先の再構成データを保持しておく必要があり,ハードエラー回避の柔軟性が低い.そこで,FPGAの部分再構成領域問で部分再構成データを再配置可能とする設計手法の提案を行った.これにより必要とされる部分再構成データの数を削減した.この内容は,国際会議2件(FCCM,ICA3PP)で発表を行った.
3.最後に,ソフトエラー・ハードエラー両方から自己復旧可能なシステムの構築を行った.三重冗長化,動的再構成,再配置設計を組み合わせることにより,FPGA内部での動的なソフトエラー復旧・ハードエラー回避を可能とした.これにより再構成可能LSIを用いることで故障に対する高い回復力を実現できることを示した.
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