距離最小検出機能を有する連想メモリチップの試作と画像処理への応用
| Project/Area Number |
12750293
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| Research Category |
Grant-in-Aid for Encouragement of Young Scientists (A)
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| Allocation Type | Single-year Grants |
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| Research Field |
電子デバイス・機器工学
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| Research Institution | Hiroshima University (2001)
The University of Tokyo (2000) |
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Principal Investigator |
小出 哲士 広島大学, ナノデバイス・システム研究センター, 助教授 (30243596)
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| Project Period (FY) |
2000 – 2001
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| Project Status |
Completed (Fiscal Year 2001)
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| Budget Amount *help |
¥2,200,000 (Direct Cost: ¥2,200,000)
Fiscal Year 2001: ¥1,000,000 (Direct Cost: ¥1,000,000)
Fiscal Year 2000: ¥1,200,000 (Direct Cost: ¥1,200,000)
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| Keywords | 連想メモリ / ハミング距離 / マンハッタン距離 / 距離最小検索機能 / 画像圧縮 / ベクトル量子化 / 比較回路 / アナログ距離変換回路 / RISCプロセッサコア / 画像分割 / リアルタイム処理 |
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| Research Abstract |
1.連想メモリの評価・検証
開発した連想メモリの要素回路の機能や遅延時間を実験的に検証するために,昨年度でチップ試作した距離最小検出機能持つ連想メモリをロジックアナライザにより測定し,検証した.測定結果より,80ビットのwinner参照距離まで100ns以下の検索時間の高速な最小距離検索機能を得ることができた.消費電力は260mWであった.
2.低消費電力・大容量の連想メモリの設計
測定結果に基づいて,設計の中に残っている誤りや回路の性能が不十分な部分の訂正を行った.更に性能を高めるために改良したWLA回路を提案した.この改良によりインバータのしきい値に依存することなく回路が自動的にwinner行の信号を最大に増幅するように自己調整することができるため,更に大きな範囲で距離の増幅が可能となった.改良したWLA回路を用いたテストチップを0.6μm,3.3V CMOS技術をて試作した.チップ面積9.75mm^2,最大パターン長768ビット,1参照パターン当たり(1行当たり)の消費電力1.35mW,最小距離検索時間が70ns以下を実現し,従来結果と比較して優れた高速・小面積・低消費電力化を達成することができた.
3.マンハッタン距離指標連想メモリの設計と画像圧縮への応用
実際のアプリケーションとして,連想メモリを用いたベクトル量子化による画像圧縮を取り上げ,シミュレーションから画像圧縮に必要とされるビット数や行数(パターン数)の検討を行った.シミュレーション結果からビット数は6bit程度あれば画質に影響しないことを確認した.画像圧縮用の連想メモリの設計では,距離指標としてマンハッタン距離を用いる場合のアーキテクチャと回路の設計を行い,0.35μm,3.3V CMOS技術を用いてテストチップ設計した.
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Report
(2 results)
Research Products
(5 results)
