| Budget Amount *help |
¥2,200,000 (Direct Cost: ¥2,200,000)
Fiscal Year 2001: ¥800,000 (Direct Cost: ¥800,000)
Fiscal Year 2000: ¥1,400,000 (Direct Cost: ¥1,400,000)
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| Research Abstract |
本年度の研究実績は下記の通りである.
テストベンチ生成ツールSTの公開
テストベンチ生成ツールSTをインターネット上で公開し,多くの利用者に利用してもらうことで,使用方法の改善,機能の追加等を行った.
対象シミュレータ,テスタの追加
これまでサポートしていた,SPICE, Verilog, EPICの各シミュレータ,HP83000のテスタに加えて,VHDLシミュレータ,HP82000テスタを追加した.VHDLは,Verilogと並ぶ2大ハードウェア記述言語として,有名でありこの二つをサポートしたことにより,ほぼすべてのディジタル回路シミュレーションに利用することが可能となった.
試作LSIによる評価 ここでは,評価回路の設計・試作を行い,その検証を本研究で作成したテストベンチ生成ツールを用いて測定を行った.試作した回路は,下記の通りである.
・マニュアルプローバ測定用SRAMセル
・動き推定用PEアレイ
・EBテスタ測定用インバータチェイン
SRAMセルは,微細な0.13μmで試作を行い,HP82000テスタとマニュアルプローバ,オシロスコープを用いて測定を行った.動き推定用PEアレイは,HP83000を用いて測定を行った.インバータチェインはEBテスタとHP83000を用いて測定を行い,EBテスタによりインバータチェイン内部のインバータの遅延時間を測定した.いずれも,STを用いることにより設計者が簡単にLSIのテストを行えることが判明した.動き推定用のPEアレイは,200サイクルの比較的長いテストベクトルを動作確認に使用するが,シミュレーションの結果からテスタ用のテストベンチを得る従来手法と比べて,短時間に効率よくテストベンチを得ることができた.
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