| Budget Amount *help |
¥2,400,000 (Direct Cost: ¥2,400,000)
Fiscal Year 2001: ¥1,100,000 (Direct Cost: ¥1,100,000)
Fiscal Year 2000: ¥1,300,000 (Direct Cost: ¥1,300,000)
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| Research Abstract |
FPGA (Field-Programmable Gate Array)とは,設計者が手元で電気的に回路機能を書き込むことができるLSI(大規模集積回路)デバイスの総称であり,1980年代半ばに実用的なFPGAデバイスが発表されて以来,デバイスそのものならびにその応用環境に関する研究が注目されてきた.本研究では,FPGAによって実現される回路機能がFPGA動作中に変化可能とした動的再構成可能FPGAに焦点を当て,まず,複数個の動的再構成可能FPGA,メモリおよびこれらをとりまく周辺回路から構成される動的再構成可能システムを考案・構築することを目的としている.続いて,動的再構成可能FPGAおよびシステムを対象に,動作レベルアルゴリズムから,動的再構成可能FPGAおよびシステム上で実現されるハードウェアを,計算機によって自動的に合成する環境(ハードウェア高位合成環境)を考案・構築することを目的としている.これらの研究を達成するため,平成13年度において,昨年度に引き続き,(1)動的再構成可能システムの構成法に関する調査・研究を実施したのと同時に,(2)動的再構成可能システムを対象としたハードウェア合成環境に関する研究を行った.
(1)制御処理用FPGAおよび演算処理用FPGA,メモリならびに周辺回路から構成される動的再構成可能システムを想定し,ネットワークプロトコル処理,特にネットワーク暗号化処理・プロトコルブースタを始めとする実アプリケーションを実現し,動作および性能を検証した.実機による実験の結果,ソフトウェアシミュレーションと同等な出力結果を,FPGAハードウェアによって得られることを確認した.これは,本研究で提案・構築した動的再構成可能システムの正当性を示している.
(2)続いて,動的再構成可能システムのためのハードウェア合成環境を構築した.構築された環境は,コンパイラ系,面積/時間/消費電力最適化系,ハードウェア生成系から構成される.C言語によるハードウェアの動作記述ならびに面積/時間制約のもとに,これらの制約を満足しかつ消費電力ならびにアプリケーションプログラムで消費される総エネルギーを小さく抑えた複数個のハードウェアを合成する.計算機上にこれらの環境を構築し,評価実験を行った結果,面積および時間制約とがトレードオフの関係にあり,かつ消費電力/総消費エネルギーを抑えた複数個のハードウェアが列挙されることを確認した.
これら(1)および(2)の研究成果ならび前年度までの研究の結果,アルゴリズムの動作記述から,ほぼ自動で動的再構成可能ハードウェアを得ることができる.これはアルゴリズム評価のプロトタイプ化を極めて高速に実現できることを意味し,結果,情報技術の躍進に寄与すると考える.
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