| Project/Area Number |
12875060
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| Research Category |
Grant-in-Aid for Exploratory Research
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| Allocation Type | Single-year Grants |
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| Research Field |
Electronic materials/Electric materials
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
徳光 永輔 東京工業大学, 精密工学研究所, 助教授 (10197882)
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| Project Period (FY) |
2000 – 2001
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| Project Status |
Completed (Fiscal Year 2001)
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| Budget Amount *help |
¥2,100,000 (Direct Cost: ¥2,100,000)
Fiscal Year 2001: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2000: ¥1,400,000 (Direct Cost: ¥1,400,000)
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| Keywords | 誘導電体メモリ / ゾルゲル法 / (Bi, La)_4Ti_3O_<12>(BLT) / Sr_2(Ta, Nb)_2O_7 / 強誘電体メモリ / (Bi,La)_4Ti_3O_<12>(BLT) |
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| Research Abstract |
本研究は、不揮発性メモリへの応用を目指した強誘電体マイクロキャパシタを実現することが目標である。強誘電体メモリにはキャパシタ型とトランジスタ型があり、それぞれ強誘電体に要求される物性が異なる。前年度までに、強誘電(BiLa)_4Ti_3O_<12>(BLT)とSrBi_2Ta_2O_9(SBT)の基礎的な成膜実験を行い、膜の配向性や電気的特性を評価した。本年度は新たにSr_2(Ta, Nb)_20_7(STN)、BaまたはSmをドープしたSBT膜の形成を行った。STNでは900℃以上で一部針状の結晶化が起こり、0.4μC/cm^2の残留分極が得られた。BaまたはSmをドープしたSBT膜では残留分極が3-5μC/cm^2程度とSBTよりも小さく、トランジスタ型強誘電体メモリ材料として有望であることを明らかにした。次に、マイクロキャパシタ作製のための基礎実験として、段差基板上への強誘電体膜の形成を行った。Si基板上に100-200nmのSiO_2を形成し、選択エッチングにより孔を開け、そこにゾルゲル法で200nmSBT膜を形成した。走査型電子顕微鏡で断面を観察したところ、上部のSi0_2上に形成されたSBT膜は薄く、底部となる開口部には厚いSBT膜が堆積した。また、5μm以上の大きな開口部を持う基板では完全な埋め込み形成が困難であるのに対し、開口部の面積を小さくし、溶液の粘性をあげると埋め込み特性が改善される。しかし、同時に上面へ形成されるSBTの膜厚も増加することが分かった。本研究で得られた結果は基礎的なものに留まったが、得られた知見により、強誘電体マイクロキャパシタ実現のためには、埋め込み成長後の化学機械研磨(CMP)技術の確立、さらには,正確に位置制御された強誘電体の成長核の形成技術の導入が必要である。
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