| Project/Area Number |
13023209
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| Research Category |
Grant-in-Aid for Scientific Research on Priority Areas
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| Allocation Type | Single-year Grants |
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| Review Section |
Science and Engineering
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| Research Institution | The University of Aizu |
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Principal Investigator |
嶋 正利 会津大学, コンピュータ理工学部, 教授 (50325966)
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| Project Period (FY) |
2001 – 2002
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| Project Status |
Completed (Fiscal Year 2002)
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| Budget Amount *help |
¥6,400,000 (Direct Cost: ¥6,400,000)
Fiscal Year 2002: ¥3,200,000 (Direct Cost: ¥3,200,000)
Fiscal Year 2001: ¥3,200,000 (Direct Cost: ¥3,200,000)
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| Keywords | マイクロプロセッサ / システムレベル記述言語 / Java言語 / サイクルアキュレイト・モデリング / 命令シミュレータ / アーキテクチャ / CISC / RISC |
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| Research Abstract |
マルチプロセッサ型でスケーラブルなアルゴリズミック・マルチストリーム・プロセッサの研究を行った。
(1)記述言語に依存しない真理値表セルライブラリを開発。
入力ファイル情報を使ってVerilogHDLモデルやJavaモデルを自動作成。
(2)Java言語を使った命令シミュレータを開発。
MIPS用とSH3の用Java言語を使った命令シミュレータを開発した。1GHzのパソコンを使ったシミュレーション性能はそれぞれ34万命令/秒と11万命令/秒であった。命令デコード用キャッシュを追加すると性能はそれぞれ60万命令/秒と50万命令/秒となり、キャッシュの有効性を示した。
(3)Java言語を使ったサイクルアキュレイト・システムモデルを開発。
クロック・ベースでRTLモデルと互換性のあるサイクルアキュレイト・システムモデルを開発した。同時に、デバッグの効率を高めるために、レジスタ表示ウィンドウと波形表示ウィンドウを開発した。2GHzのパソコンを使ったシミュレーション性能は3,293クロック/秒であった。ワークステーションでも正常動作が確認された。
アーキテクチャ設計と実装を分離でき、論理構成に近いモデリングを実現することにより、Java言語のモデリング言語としての有用性を示した
また、VerilogHDL言語を使ったRTLモデルの論理構成と互換性を持たすことにより、JavaとVerilogHDL言語間の自動変換ツールの実現が可能となった。
(4)ドキュメントをプロセッシングする命令セットを搭載したプロセッサを開発。
(5)現在、マルチプロセッサ型プロセッサを組み立て中
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