| Project/Area Number |
13J05513
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Research Field |
Electron device/Electronic equipment
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| Research Institution | Tohoku University |
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Principal Investigator |
小松 与志也 東北大学, 大学院情報科学研究科, 特別研究員(DC2)
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| Project Period (FY) |
2013
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| Project Status |
Completed (Fiscal Year 2013)
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| Budget Amount *help |
¥900,000 (Direct Cost: ¥900,000)
Fiscal Year 2013: ¥900,000 (Direct Cost: ¥900,000)
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| Keywords | FPGA / 再構成可能LSI / 非同期式回路 / Network-on-Chip |
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| Research Abstract |
本研究で目的としている「3次元低消費電力メニーコアプロセッサを指向した自律最適制御アーキテクチャ」ではコア間通信を制御するルーターに非同期FPGAを導入することで、
1. 処理内容に応じてFPGAを再構成することでルーターの消費電力と面積を削減
2. 大規模回路で問題となるトランジスタの特性と配線遅延のばらつきを非同期式回路技術により克服を実現する。しかし、従来の非同期FPGAはデータの処理に特化した単純なロジックブロックから構成されるため、ルーターに代表される複雑なデータパス制御が要求されるアプリケーションは開発が難しい。
この問題を解決するため、ハンドシェークコンポ一ネント(HC)に基づくアプリケーション開発に適した非同期FPGAを提案した。HCは演算回路や処理順序制御回路などの非同期式回路における機能要素をモデル化したものであり、アプリケーションは複数のHCが接続された「ハンドシェークサーキット」として表現される。ハンドシェークサーキットは非同期式回路記述言語から合成することも可能であり、大規模で複雑なアプリケーションの開発に適する。提案FPGAでは各ロジックブロックへHCを直接マッピングすることができるため、HCベース設計の設計容易性を活用できる。また提案FPGAは2種類のロジックブロックから構成され、HCの種類に応じて利用するロジックブロックを選択することで効率のよい実装を実現する。
本研究で目標としているアーキテクチャは多数の非同期FPGAを内蔵するため、アプリケーションを開発しやすい非同期FPGAアーキテクチャは不可欠である。しかしこれまで大規模なアプリケーションの設計容易性に着目した非同期FPGAアーキテクチャはほとんど提案されていなかったため、本研究のみならず学術・産業の面からも重要な成果といえる。
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| Strategy for Future Research Activity |
(抄録なし)
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