ハードウェアアルゴリズムの進化的合成システムの開発

• Project/Area Number: 14780180
• Research Category: Grant-in-Aid for Young Scientists (B)
• Allocation Type: Single-year Grants
• Research Field: 計算機科学
• Research Institution: Tohoku University
• Principal Investigator: 本間 尚文 東北大学, 大学院・情報科学研究科, 助手 (00343062)
• Project Period (FY): 2002 – 2003
• Project Status: Completed (Fiscal Year 2003)
• Budget Amount: ¥2,000,000 (Direct Cost: ¥2,000,000); Fiscal Year 2003: ¥1,300,000 (Direct Cost: ¥1,300,000); Fiscal Year 2002: ¥700,000 (Direct Cost: ¥700,000)
• Keywords: ハードウェアアルゴリズム / 進化的計算手法 / VLSI設計技術 / 回路合成 / 算術演算回路 / PCクラスタ / 並列処理 / グラフ

Research Abstract

平成15年度は,平成14年度に開発した並列EGGを用いて,以下の研究を実施した.
1.平成14年度に構築した並列EGGの実現に特化した16ノード程度のPCクラスタを構築した.各ノードには,現有のPCを使用した.OSとしてLinuxを使用し,各ノードを1000Base-TXのネットワークとスィッチにより結合した.並列EGGでは,分散処理される各プロセス間の通信(個体集団の移民プロセス)に厳密なスケジューリングが不要なため,汎用のネットワークスイッチを用いても十分な台数効果が達成できると予想される.実際に、このような仮定が妥当かどうか,PCクラスタ上で並列EGGの動作試験を実施し,実験的に検討した.
2.上記1で構築したPCクラスタ上において,並列EGGによる進化実験をおこない,各種の進化パラメータ(ノードあたりの個体数,世代数,遺伝的操作の確率,機能評価方法,個体の選択方法,個体データの通信方法など)ならびに各種のハードウェアパラメータのチューニングを行った.このチューニングのベンチマークとしては,直並列構造の乗算器ならびに積和演算器の合成問題を取り上げた.実際に,アイランドモデルによってノード数に依存する高速化の効果が達成できるかどうかを実験的に検証した.特に,メッセージパッシングによるノード間通信のオーバーヘッドを購入予定のソフトウェアにより注意深く解析した.さらに,並列EGGを用いて,大規模存演算回路生成実験を実施した.具体的には,直並列積和演算器や転置形FIRディジタルフィルタのための乗算器ブロックの生成を試みた.

Research Products

• [Publications] Jun Sakiyama: "Counter Tree Diagrams : A Unified Framework for Analyzing Fast Addition Algorithms"IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences. E86-A・12. 3009-3019 (2003)
• [Publications] Takafumi Aoki: "Evolutionary Synthesis of Arithmetic Circuit Structures"Artificial Intelligence Review. 20・3-4. 199-232 (2003)
• [Publications] Naofumi Homma: "A Framework of Evolutionary Graph Generation System and Its Application to Circuit Synthesis"Proceedings of the 2003 IEEE International Symposium on Circuits and Systems. V-201-V-204 (2003)
• [Publications] Masanori Natsui: "Evolutionary Graph Generation System and Its Application to MOS Current Mirror Synthesis"Proceedings of 2003 International Symposium on Intelligent Signal Processing and Communication Systems. 747-752 (2003)
• [Publications] Naofumi Homma: "VLSI Circuit Design Using an Object-Oriented Framework of Evolutionary Graph Generation System"Proceedings of 2003 Congress on Evolutionary Computation. 115-122 (2003)
• [Publications] 本間尚文: "Counter Tree Diagramに基づく冗長加算器の系統的設計手法-冗長2進加算器設計の例-"情報処理学会論文誌. 45・5(採録決定). (2004)
• [Publications] Kazuya Ishida: "Design and Verification of Parallel Multipliers Using Arithmetic Description Language : ARITH"Proceedings of the 34rd IEEE International Symposium on Multiple-Valued Logic. (採録決定). (2004)
• [Publications] Naofumi Homma: "A Systematic Approach for Analyzing Fast Addition Algorithms Using Counter Tree Diagrams"Proceedings of the 2003 IEEE International Symposium on Circuits and Systems. (採録決定). (2004)
• [Publications] Naofumi Homma: "Evolutionary Graph Generation System with Transmigration Capability and Its Application to Arithmetic Circuit Synthesis"IEE Proceedings-Circuits, Devices and Systems. 149・2. 97-104 (2002)
• [Publications] 本間尚文: "進化的グラフ生成システムとその定係数乗算器合成への応用"第15回 回路とシステム(軽井沢)ワークショップ論文集. 287-292 (2002)
• [Publications] Naofumi Homma: "Graph-Based Individual Representation for Evolutionary Synthesis of Arithmetic Circuits"Proceedings of the 2002 Congress on Evolutionary Computation. 1492-1497 (2002)
• [Publications] Makoto Motegi: "Evolutionary Graph Generation System and Its Application to Bit-Serial Arithmetic Circuit Synthesis"Parallel Problem Solving from Nature-PPSN VII, Lecture Notes in Computer Science. 2439. 831-840 (2002)
• [Publications] Naofumi Homma: "Evolutionary Synthesis of Circuit Structures"Proceedings of 2002 International Symposium on New Paradigm VLSI Computing. 48-51 (2002)