| Budget Amount *help |
¥2,300,000 (Direct Cost: ¥2,300,000)
Fiscal Year 2003: ¥1,100,000 (Direct Cost: ¥1,100,000)
Fiscal Year 2002: ¥1,200,000 (Direct Cost: ¥1,200,000)
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| Research Abstract |
本研究では,FPGAなどの再構成可能なハードウェアを,あたかもソフトウェアのようにプログラムする仕組みを明らかにすることを目標として,ハードウェアOSと,アルゴリズムから論理回路を生成するためのハードウェア・コンパイラについて研究を行なう.
今年度は,既存のCプログラムを高位合成ツールに処理させる際に,並列性を引き出すためのプリプロセッサの作成,および試作テストベンチのための,回路のロード・アンロード機構の開発に取り組んだ.回路のロード・アンロードの理論的研究では,FPGAを用いることにより,プログラムの進行につれて,ステージ毎に最適な回路に再構成する,動的再構成が可能となる.この結果,再構成の戦略として次の手順が有効であることが分かった.
1.演算子依存性が無い場合,再構成を行わない静的実装が高速.
2.演算依存性などがある場合,動的実装の方が高速となる可能性がある.例えば,加算と乗算に依存性があり,加算終了後乗算を実行する場合,次の条件を満たす場合は動的再構成の方が高速に実行できる.
Tr【less than or equal】(2√<CaCm>)/(Atotal)(但し,Trは再構成時間,Ca,Cmはそれぞれ加算,乗算のコスト,Atotalはチップ面積)
3.演算依存性などがあるが上記条件を満たさない場合は,静的実装が高速.
更に,プログラム中に複雑な演算依存性がある場合でも,再帰的に実行時間を予測することによって、最適な再構成手順を得ることができた.
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