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大規模グラフ処理のための再構成可能カスタムアクセラレータの開発

Research Project

Project/Area Number 15J04973
Research Category

Grant-in-Aid for JSPS Fellows

Allocation TypeSingle-year Grants
Section国内
Research Field High performance computing
Research InstitutionTohoku University

Principal Investigator

武井 康浩  東北大学, 情報科学研究科, 特別研究員(DC2)

Project Period (FY) 2015-04-24 – 2017-03-31
Project Status Declined (Fiscal Year 2016)
Budget Amount *help
¥1,700,000 (Direct Cost: ¥1,700,000)
Fiscal Year 2016: ¥800,000 (Direct Cost: ¥800,000)
Fiscal Year 2015: ¥900,000 (Direct Cost: ¥900,000)
Keywordsカスタムアクセラレータ / 大規模グラフ処理 / FPGA
Outline of Annual Research Achievements

本年度の研究実績として、外部ストレージとのデータ転送時間を削減するためのグラフデータ圧縮法、および最短経路検索の計算に必要な中間結果の記憶量の削減手法を提案した。
大規模グラフにおける最短経路検索を処理する場合において、入力グラフのデータ量が外部メモリ以上の場合は転送帯域の小さいストレージを使用する必要があり、転送時間が増大する。そのため、コンパクトな記憶量と高効率な処理を両立する簡潔データ構造を入力グラフに適用して、データ伸長のためのハードウェアをFPGAに実装した。アメリカの道路ネットワーク(2395万ノード、5833万エッジ)を簡潔グラフ化した場合のデータ量について、エッジのアドレスを示すIndex情報のデータ量が88%削減されていることが確認された。しかしながら,エッジの重みと接続ノードを示すデータ量が大きいため、グラフ全体のデータ量の削減率が18%にとどまっていることが確認されたため、テキスト圧縮を応用したデータ圧縮法の応用を検討している。
最短経路検索における中間結果の記憶量削減について、最短経路問題のアルゴリズムであるダイクストラ法におけるノードアクセスの順序を考慮して、現在ノードにおける距離のデータを専用レジスタに記憶して、新たに現在ノードに隣接した未確定ノードのデータを前の現在ノードデータに上書きできるアクセラレータをFPGAに実装した。格子グラフにおける1 点対全点最短経路問題の処理中にノードメモリに格納されるノードデータ数について、全体のノード数の約1/3 程度であることが確認された。また、 FPGAアクセラレータの処理性能の見積もりをCPUと比較すると,ノード数が4096 のグラフの最短経路検索に対して,CPU の約60 倍の処理速度になる見積もりが得られた。

Research Progress Status

翌年度、交付申請を辞退するため、記入しない。

Strategy for Future Research Activity

翌年度、交付申請を辞退するため、記入しない。

Report

(1 results)
  • 2015 Annual Research Report
  • Research Products

    (3 results)

All 2015

All Journal Article (1 results) (of which Peer Reviewed: 1 results,  Open Access: 1 results) Presentation (2 results) (of which Int'l Joint Research: 2 results)

  • [Journal Article] Data-Transfer-Aware Design of an FPGA-Based Heterogeneous Multicore Platform with Custom Accelerators2015

    • Author(s)
      Yasuhiro Takei, Hasitha Muthumala Waidyasooriya, Masanori Hariyama and Michitaka Kameyama
    • Journal Title

      IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences

      Volume: E98.A Issue: 12 Pages: 2658-2669

    • DOI

      10.1587/transfun.E98.A.2658

    • NAID

      130005111969

    • ISSN
      0916-8508, 1745-1337
    • Related Report
      2015 Annual Research Report
    • Peer Reviewed / Open Access
  • [Presentation] Evaluation of an FPGA-Based Shortest-Path-Search Accelerator2015

    • Author(s)
      Yasuhiro Takei, Masanori Hariyama and Michitaka Kameyama
    • Organizer
      International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA)
    • Place of Presentation
      Las Vegas,USA
    • Year and Date
      2015-07-29
    • Related Report
      2015 Annual Research Report
    • Int'l Joint Research
  • [Presentation] FPGA-Oriented Design of an FDTD Accelerator Based on Overlapped Tiling2015

    • Author(s)
      Yasuhiro Takei, Hasitha Muthumala Waidyasooriya, Masanori Hariyama and Michitaka Kameyama
    • Organizer
      International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA)
    • Place of Presentation
      Las Vegas,USA
    • Year and Date
      2015-07-29
    • Related Report
      2015 Annual Research Report
    • Int'l Joint Research

URL: 

Published: 2015-11-26   Modified: 2024-03-26  

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