| Project/Area Number |
16092210
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| Research Category |
Grant-in-Aid for Scientific Research on Priority Areas
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| Allocation Type | Single-year Grants |
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| Review Section |
Science and Engineering
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| Research Institution | Nagoya University |
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Principal Investigator |
高木 直史 Nagoya University, 大学院・情報科学研究科, 教授 (10171422)
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| Co-Investigator(Kenkyū-buntansha) |
高木 一義 名古屋大学, 大学院・情報科学研究科, 准教授 (70273844)
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| Project Period (FY) |
2004 – 2007
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| Project Status |
Completed (Fiscal Year 2007)
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| Budget Amount *help |
¥11,200,000 (Direct Cost: ¥11,200,000)
Fiscal Year 2007: ¥2,000,000 (Direct Cost: ¥2,000,000)
Fiscal Year 2006: ¥3,700,000 (Direct Cost: ¥3,700,000)
Fiscal Year 2005: ¥3,500,000 (Direct Cost: ¥3,500,000)
Fiscal Year 2004: ¥2,000,000 (Direct Cost: ¥2,000,000)
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| Keywords | アルゴリズム / ハードウェアアルゴリズム / 算術演算回路 / 組合せ回路 / VLSI / 計算複雑さ |
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| Research Abstract |
ハードウェアアルゴリズムの性能評価に関して、以下の研究を行った。
(1)配線遅延を考慮したハードウェアアルゴリズムの評価
ハードウェアアルゴリズムの性能評価は、回路を数学的にモデル化し、評価基準を定義した上で、その回路モデルに基づいて行う。評価基準として、従来は組合せ回路モデルにおける回路の段数や素子数、VLSIモデルにおける面積が用いられてきた。各論理素子の遅延を定数値とし、配線遅延を無視すれば、回路の計算時間は回路の段数に比例する。しかし、実際のCMOS論理回路においては、遅延は素子のファンアウトや出力に接続される配線の長さに依存する。集積回路技術の進展に伴い、回路の微細化が進み、論理素子の遅延に対して配線遅延が相対的に大きくなってきている。本研究では、より現実に則したハードウェアアルゴリズムの性能評価を行うために、配線長に依存する配線遅延を考慮した回路モデルを提案する。その上で、種々の並列乗算のハードウェアアルゴリズムについて回路全体の配線遅延を見積もり、配線による遅延を考慮した場合の回路の計算時間を評価する。
(2)$GF(2)$上の多項式乗算命令を用いたGF(2^m)上の逆元計算アルゴリズム
二つの1ワードオペランドから、2ワードの積を求めるGF(2)上の多項式乗算命令を用いた実装に適したGF(2^m)上の乗法逆元の高速計算アルゴリズムを提案する。提案アルゴリズムは、Brunnerらによる拡張ユークリッド法に基づくVLSI実装向けアルゴリズムに基づいている。Brunnerらのアルゴリズムにおける連続した反復での演算を行列で表現し、行列の演算を1ワードオペランド命令で計算する。プロセッサのワード長が32と16の場合、提案アルゴリズムはほぼ全てのmで従来のアルゴリズムより高速で、特に、プロセッサのワード長が32でmの値が571である場合、約半数の命令数で逆元計算が可能であった。
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Report
(4 results)
Research Products
(19 results)
