ハードウェアアルゴリズムの性能評価に関する研究

• Project/Area Number: 16092210
• Research Category: Grant-in-Aid for Scientific Research on Priority Areas
• Allocation Type: Single-year Grants
• Review Section: Science and Engineering
• Research Institution: Nagoya University
• Principal Investigator: 高木 直史 Nagoya University, 大学院・情報科学研究科, 教授 (10171422)
• Co-Investigator(Kenkyū-buntansha): 高木 一義 名古屋大学, 大学院・情報科学研究科, 准教授 (70273844)
• Project Period (FY): 2004 – 2007
• Project Status: Completed (Fiscal Year 2007)
• Budget Amount: ¥11,200,000 (Direct Cost: ¥11,200,000); Fiscal Year 2007: ¥2,000,000 (Direct Cost: ¥2,000,000); Fiscal Year 2006: ¥3,700,000 (Direct Cost: ¥3,700,000); Fiscal Year 2005: ¥3,500,000 (Direct Cost: ¥3,500,000); Fiscal Year 2004: ¥2,000,000 (Direct Cost: ¥2,000,000)
• Keywords: アルゴリズム / ハードウェアアルゴリズム / 算術演算回路 / 組合せ回路 / VLSI / 計算複雑さ

Research Abstract

ハードウェアアルゴリズムの性能評価に関して、以下の研究を行った。
(1)配線遅延を考慮したハードウェアアルゴリズムの評価
ハードウェアアルゴリズムの性能評価は、回路を数学的にモデル化し、評価基準を定義した上で、その回路モデルに基づいて行う。評価基準として、従来は組合せ回路モデルにおける回路の段数や素子数、VLSIモデルにおける面積が用いられてきた。各論理素子の遅延を定数値とし、配線遅延を無視すれば、回路の計算時間は回路の段数に比例する。しかし、実際のCMOS論理回路においては、遅延は素子のファンアウトや出力に接続される配線の長さに依存する。集積回路技術の進展に伴い、回路の微細化が進み、論理素子の遅延に対して配線遅延が相対的に大きくなってきている。本研究では、より現実に則したハードウェアアルゴリズムの性能評価を行うために、配線長に依存する配線遅延を考慮した回路モデルを提案する。その上で、種々の並列乗算のハードウェアアルゴリズムについて回路全体の配線遅延を見積もり、配線による遅延を考慮した場合の回路の計算時間を評価する。
(2)$GF(2)$上の多項式乗算命令を用いたGF(2^m)上の逆元計算アルゴリズム
二つの1ワードオペランドから、2ワードの積を求めるGF(2)上の多項式乗算命令を用いた実装に適したGF(2^m)上の乗法逆元の高速計算アルゴリズムを提案する。提案アルゴリズムは、Brunnerらによる拡張ユークリッド法に基づくVLSI実装向けアルゴリズムに基づいている。Brunnerらのアルゴリズムにおける連続した反復での演算を行列で表現し、行列の演算を1ワードオペランド命令で計算する。プロセッサのワード長が32と16の場合、提案アルゴリズムはほぼ全てのmで従来のアルゴリズムより高速で、特に、プロセッサのワード長が32でmの値が571である場合、約半数の命令数で逆元計算が可能であった。

Research Products

• [Journal Article] Bipartite modular multiplication method (2008)
  • Author(s): M. E. Kaihara and N. Takagi
  • Journal Title: IEEE Transactions on Computers Vol. 57, No. 2 Pages: 157-164
  • Peer Reviewed
• [Journal Article] An algorithm for inversion in GF(2^m)suitable for implementation using a polynomial multiply instruction on GF(2) (2007)
  • Author(s): K. Kobayashi, N. Takagi and K. Takagi
  • Journal Title: Proc. of the 18th IEEE Symposium on Computer Arithmetic Pages: 105-112
  • Peer Reviewed
• [Journal Article] Design of a combined circuit for multiplication and inversion in GF(2^m) (2007)
  • Author(s): K. Kobayashi and N. Takagi
  • Journal Title: Proc. of the Workshop on Synthesis and System Integration of Mixed Information Technologies 2007 Pages: 15-20
  • Peer Reviewed
• [Journal Article] 配線層数の乗算器の回路面積への影響について (2007)
  • Author(s): 川島裕崇, 高木直史, 高木一義
  • Journal Title: 電子情報通信学会技術研究報告 VLD2006-141 Pages: 7-12
  • NAID: 110006248800
• [Journal Article] 拡張ユークリッド法に基づくGF(2m)上の乗算・逆元計算のための複合回路 (2007)
  • Author(s): 小林克希, 高木直史
  • Journal Title: 電子情報通信学会技術研究報告 VLD2006-142 Pages: 13-18
  • NAID: 110006248801
• [Journal Article] Hardware algorithm for computing reciprocal of Euclidean norm of a 3-D vector (2006)
  • Author(s): F.Kumazawa, N.Takagi
  • Journal Title: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E89-A, 6 Pages: 1799-1806
  • NAID: 110007502924
• [Journal Article] A hardware algorithm for integer division using the SD2 representation (2006)
  • Author(s): N.Takagi, S.Kadowaki, K Takagi
  • Journal Title: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E89-A, 10 Pages: 2874-2881
  • NAID: 110007537767
• [Journal Article] A VLSI algorithm for integer square-rooting (2006)
  • Author(s): N.Takagi, K Takagi
  • Journal Title: Proc. 2006 International Symposium on Intelligent Signal Processing and Communication Systems Pages: 626-629
• [Journal Article] A hardware algorithm for integer division (2005)
  • Author(s): N.Takagi, S.Kadowaki, K.Takagi
  • Journal Title: Proceedings of the 17th IEEE Symposium on Computer Arithmetic Pages: 140-146
• [Journal Article] 算術演算のための減算シフト型ハードウェアアルゴリズムの自動合成ツールの構築 (2005)
  • Author(s): 熊澤文雄, 高木直史
  • Journal Title: 情報処理学会「DAシンポジウム2005」論文集 Pages: 213-236
• [Journal Article] Bipartite modular multiplication (2005)
  • Author(s): M.E.Kaihara, N.Takagi
  • Journal Title: Springer LNCS3659: Proceedings of 7th International Workshop on Cryptographic Hardware and Embedded Systems -CHES 2005 Pages: 201-210
  • NAID: 120000982145
• [Journal Article] Pipelined bipartite modular multiplication (2005)
  • Author(s): M.E.Kaihara, N.Takagi
  • Journal Title: 電子情報通信学会技術研究報告 VLD2005-67 Pages: 37-42
  • NAID: 110004018526
• [Journal Article] Hardware algorithm for modular multiplication/division based on the extended Euclidean algorithm (2005)
  • Author(s): M.E.Kaihara, N.Takagi
  • Journal Title: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E88-A,12 Pages: 3610-3617
  • NAID: 110004019470
• [Journal Article] Karatsubaアルゴリズムに基づく小面積並列乗算器 (2005)
  • Author(s): 柴岡雅之, 高木直史, 高木一義
  • Journal Title: 2005年電子情報通信学会総合大会講演論文集 基礎・境界
  • NAID: 110004737800
• [Journal Article] A hardware algorithm for integer division (2005)
  • Author(s): N.Takagi, S.Kadowaki
  • Journal Title: Proc.of 17th IEEE Symposium on Computer Arithmetic (発表予定)
• [Journal Article] 算術演算のための減算シフト型ハードウェアアルゴリズムの自動合成 (2004)
  • Author(s): 熊澤文雄, 高木直史
  • Journal Title: 電子情報通信学会技術研究報告 VLD2004-90 Pages: 175-178
  • NAID: 110003318205
• [Presentation] 配線遅延を考慮したハードウェアアルゴリズムの評価 (2007)
  • Author(s): 長瀬哲也, 高木一義, 高木直史
  • Organizer: 電子情報通信学会コンピュテーション研究会
  • Place of Presentation: 広島大学(東広島市)
  • Year and Date: 2007-12-14
• [Patent(Industrial Property Rights)] 剰余系の計算方法及び装置 (2006)
  • Inventor(s): 高木 直史, カイハラ マルセロ
  • Industrial Property Rights Holder: 名古屋大学
  • Industrial Property Number: 2006-040859
  • Filing Date: 2006-02-17
• [Patent(Industrial Property Rights)] 剰余系の計算方法及び装置並びにプログラム (2005)
  • Inventor(s): 高木 直史, カイハラ マルセロ
  • Industrial Property Rights Holder: 名古屋大学
  • Industrial Property Number: 2005-242956
  • Filing Date: 2005-08-24