| Budget Amount *help |
¥2,300,000 (Direct Cost: ¥2,300,000)
Fiscal Year 2005: ¥1,200,000 (Direct Cost: ¥1,200,000)
Fiscal Year 2004: ¥1,100,000 (Direct Cost: ¥1,100,000)
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| Research Abstract |
平成17年度は以下の2項目について研究を行った.
1.平成16年度に引き続き,CTDに基づく高性能冗長2進加算器の設計環境を開発した.本年度は,まず,CTD変数の2値符号化方式を開発した.入出力変数には,2進数と冗長2進数のインターフェースを考慮し,正負信号による表現や符号絶対値表現に基づく2値符号化方式を検討した.一方,最大3値をとる内部変数には,ハードウェア上での配線数や面積を最小にするため,3値のCTD変数を2ビット,2値のCTD変数を1ビットで表す最短符号化方式を網羅的に検討した.次に,CTDから得られた2値論理をHDLで記述する方式を回路実装技術に応じて開発した.ここでは,ASICによる実装を想定し,クワイン・マクラスキ法により導出した最小論理和形による記述方式を検討した.冗長2進加算器1桁分の2値論理変数は高々10個程度なため,クワイン・マクラスキ法における最小被覆問題には,Petrick法に基づく厳密解法を適用した.以上の開発には,本年度に計上した科学技術計算ソフトウェアを使用した.
2.開発したシステムを用いて,様々なテクノロジをターゲットとした冗長2進加算器の合成実験を実施した.具体的には,ROHMO0.35μmおよび日立0.18μm CMOSテクノロジ(VDECを通して利用可能)をターゲットとして実験をおこなった.実験では,ハードウェア記述言語にVHDLを使用し,論理合成および性能評価にDesign Compiler(Synopsys Inc.)を利用した.実験結果から,各ターゲットにおける最適な合成条件を考察した.また,合成された回路構造および合成時間から,提案する設計手法の有効性を評価した.さらに,任意の冗長数系に基づく並列加算器合成へ拡張するための理論的考察を行った.
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