| Budget Amount *help |
¥3,700,000 (Direct Cost: ¥3,700,000)
Fiscal Year 2005: ¥1,800,000 (Direct Cost: ¥1,800,000)
Fiscal Year 2004: ¥1,900,000 (Direct Cost: ¥1,900,000)
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| Research Abstract |
本研究は2007年頃に標準化される予定である100Gbpsイーサネットに向けた大容量通信に対応するため,ハードウエア処理部の見直しを行うことを目的とした.P-Gearと呼ぶネットワークプロセッサ,S-Gearと呼ぶスイッチ,L-Gearと呼ぶルーティングテーブルルックアップ部の3つの部位に新規提案と評価を行った.P-Gearは昨年度評価で既に構築されたシミュレータおよびハードウエア記述言語によるプロトタイピングをふまえて,実際に回路設計を行った.本設計はFPGAによるテストベッド構築とASIC設計を前提とした最終回路規模および性能見積もりに利用した.まず小規模なFPGAシステムを用いて各部位毎の動作チェックを行った後,大規模システムでのP-Gearの実装評価を行った.この評価では実際にGbpsの帯域を持つネットワークと接続し,トラフィックを実際に入力することでシミュレーション通りの性能が得られることを確認した.また,ASICを想定し0.15μの実ライブラリを用いて遅延,消費電力,実装面積について評価した.本方式が特に100Gbpsのスループットを実現する際に,処理能力,消費電力,ダイ面積において従来方式よりも優れていることを示し,これらの成果は論文誌3件を初めとして,国際会議や国内会議で発表した.得られた成果の一部は,実際にバックボーンルータベンダーにおいて有用性の追試ならびに方式の利用検討が進んでいる.S-Gearは評価が容易となるようにクラスライブラリで構築可能なシミュレータを実装した.このクラスライブラリのサブセットによりL-Gearの記述も行い,方式の検討とスループットの検討を行った.S-GearおよびL-Gearについて,ルータのスイッチコアコントローラ部に利用することで性能向上が可能であるという結果を得た.セキュリティについてもFPGA上に実装を行い,従来プロトコルを阻害せず,また従来の高速化技法をそのまま利用可能な方法を確立し,本成果についても国内研究会で最初の発表を行った.
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