| Project/Area Number |
16K00077
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Research Field |
Computer system
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| Research Institution | Kumamoto University |
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Principal Investigator |
Kuga Morihiro 熊本大学, 大学院先端科学研究部(工), 准教授 (80243989)
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| Research Collaborator |
ZHAO Qian
AMAGASAKI Motoki
IIDA Masahiro
SUEYOSHI Toshinori
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| Project Period (FY) |
2016-04-01 – 2019-03-31
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| Project Status |
Completed (Fiscal Year 2018)
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| Budget Amount *help |
¥4,420,000 (Direct Cost: ¥3,400,000、Indirect Cost: ¥1,020,000)
Fiscal Year 2018: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000)
Fiscal Year 2017: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
Fiscal Year 2016: ¥1,820,000 (Direct Cost: ¥1,400,000、Indirect Cost: ¥420,000)
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| Keywords | 論理エミュレータ / FPGA / 高速シリアル通信 / 回路分割 / LSI設計技術 / エミュレータ / リコンフィギャラブル・コンピューティング |
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| Outline of Final Research Achievements |
Although FPGA-based logic emulators for logic verification of integrated circuits are widely used in worldwide, they have low frequency operation due to implementation problems and cannot easily partition the test circuit into multiple FPGAs. Therefore, in this research, a novel FPGA-based logic emulator using high-speed serial communication is proposed. The proposed emulator connects among multiple FPGAs by the virtual wiring, which enables many inter FPGA wirings and it also enables the circuit partitioning easily. In this research, researcher clarifies the basic architecture of the emulator and the circuit partitioning method suitable for it.
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| Academic Significance and Societal Importance of the Research Achievements |
高速シリアル通信によりFPGA間を接続するFPGA-based論理エミュレータにおいて，当初の目標性能である20MHz以上の論理エミュレーション性能を達成できることを示した．また，提案論理エミュレータの利便性を向上させるための検証回路の分割実装法についても汎用グラフ分割ツールを改良することで実現することができた．このように本研究は新たなFPGA-based論理エミュレータの構成方式を示した点で学術的・社会的意義があるといえる．
また，これらの基盤技術はFPGA-based論理エミュレータのみならず，複数のFPGAを利用するFPGA-basedアクセラレータへの応用にも役立つ点で意義がある．
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