| Budget Amount *help |
¥2,400,000 (Direct Cost: ¥2,400,000)
Fiscal Year 2006: ¥800,000 (Direct Cost: ¥800,000)
Fiscal Year 2005: ¥1,600,000 (Direct Cost: ¥1,600,000)
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| Research Abstract |
ウェーブパイプライン化のための等遅延回路の新設計手法に関する研究の研究実績は以下に示す通りである.本年度は本研究課題において確立を目的としている等遅延回路設計手法の基本アルゴリズムの設計-実装を行った.設計した等遅延回路設計手法においては,遅延素子挿入により全てのパスの論理深度を同一にした後,ロジカルエフォート理論で用いられるゲインベース遅延モデルに基づくトランジスタのサイジングを行う.本手法では,論理深度を合わせる為に挿入された連続する冗長な遅延素子を削除することで,回路規模の増大,およびトランジスタのサイジングにおける計算量を削減している.また,トランジスタのサイジングにおいては,ゲインベース遅延モデルを用いていることで,従来の等遅延回路設計で用いられている発見的アプローチではなく,決定論的に設計を行うことを可能にしている.提案手法を実際の組み合わせ論理回路に適用し,評価を行い,本手法が将来の等遅延回路設計において高い有用性を有することを明らかにした.
また,本研究が対象としている将来の半導体加工技術下における演算回路設計の方向性を定めるために,予測した回路パラメータを用いて組み合わせ論理回路の設計および,予測評価を行った.この結果から,高速,低消費電力指向の演算回路設計のためには,従来の評価指標では不十分であることを示し,新たな回路設計指針が必要であることを示した.さらに,前年度得られた,「等遅延回路設計には小規模な回路が適している」という知見に基づき,性能を保ったまま回路規模を縮小した低消費電力指向乗算回路の設計手法の提案・評価を行った.この乗算回路は等遅延回路設計に適しているばかりでなく,静的な消費電力が支配的になる将来の半導体加工技術における低消費電力回路設計にも有用であることを示した.
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