| Project/Area Number |
17700062
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| Research Category |
Grant-in-Aid for Young Scientists (B)
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| Allocation Type | Single-year Grants |
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| Research Field |
Computer system/Network
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| Research Institution | Nara Institute of Science and Technology |
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Principal Investigator |
大竹 哲史 Nara Institute of Science and Technology, 情報科学研究科, 助教 (20314528)
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| Project Period (FY) |
2005 – 2007
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| Project Status |
Completed (Fiscal Year 2007)
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| Budget Amount *help |
¥3,500,000 (Direct Cost: ¥3,500,000)
Fiscal Year 2007: ¥900,000 (Direct Cost: ¥900,000)
Fiscal Year 2006: ¥900,000 (Direct Cost: ¥900,000)
Fiscal Year 2005: ¥1,700,000 (Direct Cost: ¥1,700,000)
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| Keywords | VLSIテスト / テスト容易化設計 / 縮退故障 / 遅延故障 / レジスタ転送レベル / データパス / コントローラ / 不均一ビット幅 |
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| Research Abstract |
VLSIのテストを可能にするためにはテスト容易化設計が必須であるが、テスト容易化により過剰なテストを強いる場合があり、その場合には歩留ま劣化という重大な問題を引き起こす場合がある。昨年度から、テスト容易化に伴う相反する問題を両面から扱っている。最近の微細化により、製造ばらつきにる遅延故障が問題になっているが、この場合物理的な欠陥によって引き起こされる故障ではないため、今後さらに過剰テストを考慮した遅延故障テストが必要になると考えられるため、レジスタ転送(RT)レベルからの過剰テスト緩和に重点を置いた。
本年度は、昨年度に引き続き、これまでに提案したRTレベル回路の縮退故障に対するテスト容易化設計の改良に関する考察を行った。さらに、昨年度提案した均一ビット幅データパス向けの遅延故障に対するテスト容易化設計法を、不均一ビット幅データパスして適用するための、遅延故障に対するビット幅調整機能を実現する機構についても研究を行った。今年度の成果として得られた遅延故障に対するビット幅調整機構では、テストパターンの印加可能性を下げてハードウェアオーバヘッドを抑えたため、任意の遅延テストを印加できない。これについては今後も改良を継続する必要がある。
過剰テストの緩和においては、昨年度に得られた冗長手法では対応できなかったRTレベル回路モデルにも対応した。具体的には、RTレベルにおける回路の冗長性を、RTレベルの回路の構造情報に加え、さらに上流の高位合成段階で得られる回路の機能情報を用いることにより、RTレベルで完全に探索できなかった機能情報を補完し、従来法では扱えなかった回路構造上の冗長聖判定を可能とした。
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