| Budget Amount *help |
¥3,500,000 (Direct Cost: ¥3,500,000)
Fiscal Year 2007: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2006: ¥1,100,000 (Direct Cost: ¥1,100,000)
Fiscal Year 2005: ¥1,700,000 (Direct Cost: ¥1,700,000)
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| Research Abstract |
H17年度にアナログIPポーティングの基本アルゴリズム開発,H18年度に液晶用ドライバICを題にしたポーテングによる提案手法の検証を行ってきた。これらのポーティングアルゴリズムを制約ドリブン配置手法と呼び,これらの研究成果によって,ウェル共有,対称,アレイ,コンセントロイドなどの適切なレイアウト約を課すことにより,自動ポーティングが可能であることを示すことができたと言える。
そこでH19年度においては,これらのレイアウト制約の自動抽出・生成に関する研究を行った。具体的には,次の2つのフラアプラン手法により制約を生成ずる。まず,レイアウトの位相的な構造が完全対称であるような回路をモチーフとして,チップ面積や配線長を最小化するように対称制約を導出する提案を行った。
さらに,アレイやコモンセントロイドの制約を生成するために,複数めトランジスタをグループ化したソフトモジュールを扱うフロアプラン手法の提案し,その結果からアレイ制約抽出し,モジュール合成を行う手法の提案を行った。
以上の成果は,国際会議,及び国内研究会で公表している。
また,これらの制約生成手法と制約ドリブン配置手法を併用することにより,設計効率を飛躍的に向上させることが期待できる。この枠組みを実際のアナログ回路ポーティングに適用した結果については,現在,論文として公表準備中である。
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