VoIP通信におけるパケット損失隠蔽を行う低消費電力LSIの開発
| Project/Area Number |
17760269
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| Research Category |
Grant-in-Aid for Young Scientists (B)
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| Allocation Type | Single-year Grants |
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| Research Field |
Electron device/Electronic equipment
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| Research Institution | Hokkaido University |
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Principal Investigator |
浅井 哲也 Hokkaido University, 大学院・情報科学研究科, 准教授 (00312380)
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| Project Period (FY) |
2005 – 2007
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| Project Status |
Completed (Fiscal Year 2007)
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| Budget Amount *help |
¥3,600,000 (Direct Cost: ¥3,600,000)
Fiscal Year 2007: ¥600,000 (Direct Cost: ¥600,000)
Fiscal Year 2006: ¥1,100,000 (Direct Cost: ¥1,100,000)
Fiscal Year 2005: ¥1,900,000 (Direct Cost: ¥1,900,000)
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| Keywords | 集積回路 / VoIP / ステガノグラフィ / 生物模倣 / 低消費電力 / アナログ集積回路 / ニューラルネットワーク / ピッチ波形複製 / 極低消費電力 / LSI / Neural Networks / Subthreshold MOS FET / Synchronization |
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| Research Abstract |
VolP(Voice over IP)による安価なIP電話サービスは、近年急速に普及が進んでおり、中でも「VolP携帯電話」はユビキタスの普及に貢献する立役者として期待されている。しかし、VolPでは本来リアルタイム通信に不向きなベストエフォート型のIPネットワークにより音声通話を実現するため、通話品質の低下を招きやすい。この通話品質の低下を小さく抑えるためには、モバイル端末の送・受信側で高度なエラー隠蔽処理を施す必要がある。従来の携帯電話と比較して、内蔵マイコン(ディジタル回路)の計算量の多いVolP携帯電話では、エラー隠蔽処理による消費電力の増加(=バッテリー駆動時間の短縮)が大きな問題となる。そこで本研究は、VoIP携帯電話に組み込み可能なエラー隠蔽処理を行う低消費電力LSIの開発を目的とした。エラー隠蔽のアルゴリズムとして、ピッチ波形複製法に基づくステガノグラフィを用いた方法を採用した。これを実行するために、一般的なアナデジ回路と比較して消費電力が低い「サブスレッショルドMOSデバイス」による集積回路を開発した。また、主構成回路にニューラルネットを用いることで、サブスレッショルドMOSデバイスの素子特性のバラツキを吸収しながら、ピッチ波形複製に必要な演算を並列に実行する回路を開発した。
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Report
(3 results)
Research Products
(41 results)
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[Book] Stochastic resonance among single-electron neurons on Schottky wrap-gate devices)(Brain-Inspired IT II) (International Congress Series, vol. 1291, pp. 213-216)(Ishii K., Natsume K., Hanazawa A., Eds.,)2006
Author(s)
Oya T., Asai T., Kagaya R., Kasai S., Amemiya Y.
Total Pages
292
Publisher
Elsevier, Netherlands
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[Book] Brain-Inspired IT 2005, International Congress Series, vol. 1291 Single-flux-quantum circuits for spiking neuron devices, (Nakagawa H., Ishii K., Miyamoto H., Eds)2006
Author(s)
Hirose T., Ueno K., Asai T., Amemiya Y.
Publisher
Elsevier, Netherlands(印刷中)
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