新しい集積化法による高速・高密度磁束量子回路のニューロ演算への応用

• Project/Area Number: 17760270
• Research Category: Grant-in-Aid for Young Scientists (B)
• Allocation Type: Single-year Grants
• Research Field: Electron device/Electronic equipment
• Research Institution: Tohoku University
• Principal Investigator: 小野美 武 Tohoku University, 電気通信研究所, 助教 (70312676)
• Project Period (FY): 2005 – 2007
• Project Status: Completed (Fiscal Year 2007)
• Budget Amount: ¥3,200,000 (Direct Cost: ¥3,200,000); Fiscal Year 2007: ¥1,100,000 (Direct Cost: ¥1,100,000); Fiscal Year 2006: ¥1,100,000 (Direct Cost: ¥1,100,000); Fiscal Year 2005: ¥1,000,000 (Direct Cost: ¥1,000,000)
• Keywords: 超伝導材料・素子 / 磁束量子 / ジョセフソン接合 / ニューロ / 集積回路 / 超伝導

Research Abstract

磁束量子回路の新しい集積化手法と微細化による高臨界電流密度Nb/AlOx/Nbジョセフソン接合を利用した、高速・高密度磁束量子回路のニューロ演算回路への応用を目指して研究を行った。本年度は、集積化プロセスの基礎実験とストカスティックニューロ演算システムの設計を実施した。集積化プロセスでは、0.8〜1μm角程度のジョセフソン接合の集積化を目的として、i-線ステッパの使用を前提にした集積プロセスの開発に取り組んだが、ドライエッチング時の接合特性の劣化が大きく、集積回路に利用可能な微細接合が得ることが困難であった。そこで、ニューロ回路の試作では超電導工学研究所の標準プロセスを利用した集積回路の試作も行った。同試作チップを用いたストカスティックニューロ演算システムの設計において、前年度から提案を行ってきた膜電位の生成に用いる新規のアップダウンカウンタの実験的な動作検証を行った。4ビットのアップダウンカウンタを集積化したチップでは正常な論理動作が確認された。新たなアップダウンカウンタはアップカウントとダウンカウントを独立な回路で行い、値の読み出し時にアップカウンタの値からダウンカウンタの値を減算する方式である。また、磁束量子信号の連続パルス入力に対するジョセフソン平均電圧の測定では、144GHzの入力磁束量子パルスに応答することが観測され高速なカウント動作が可能であることが示された。これによりアップダウンカウンタが律速していたシステム性能の大幅な向上が見込め、ニューロ回路の約18GHzでの動作(接合臨界電流値2.5kA/cm^2と仮定)が見込めることとなった。

Research Products

• [Journal Article] High-speed single flux-quantum up/down counter for neural computation using stochastic logic (2008)
  • Author(s): T. Onomi, et. al.
  • Journal Title: Journal of Physics: Conference Series 97
  • Peer Reviewed
• [Journal Article] Design and implementation of stochastic neurosystem using SFQ logic circuits (2005)
  • Author(s): T.Kondo, et al.
  • Journal Title: IEEE Transactions on Applied Superconductivity 16・2 Pages: 320-323
• [Presentation] ストカスティック論理ニューロ演算用単一磁束量子アップダウンカウンタの実証 (2008)
  • Author(s): 小野美 武, 他
  • Organizer: 電子情報通信学会2008年総合大会
  • Place of Presentation: 北九州市
  • Year and Date: 2008-03-20
• [Presentation] 高速フーリエ変換システム用並列乗算器 (2008)
  • Author(s): 桜庭 栄, 他
  • Organizer: 電子情報通信学会2008年総合大会
  • Place of Presentation: 北九州市
  • Year and Date: 2008-03-20
• [Presentation] Integrated Multiplier for Fast Fourier Transform System Using Single Flux Quantum Data Processing Circuits (2008)
  • Author(s): K. Nakajima, et. al.
  • Organizer: Superconducting SFQ VLSI workshop
  • Place of Presentation: 横浜市
  • Year and Date: 2008-03-17
• [Presentation] SFQ Parallel Multiplier, Adder, and Subtractor (2008)
  • Author(s): S. Sakuraba, et. al.
  • Organizer: Superconducting SFQ VLSI workshop
  • Place of Presentation: 横浜市
  • Year and Date: 2008-03-17
• [Presentation] High-speed single flux-quantum up/down counter for neural computation using stochastic logic (2007)
  • Author(s): T. Onomi, et. al.
  • Organizer: 8th European Conference on Applied Superconductivity
  • Place of Presentation: ベルギー、ブリュッセル市
  • Year and Date: 2007-09-19