A short haul interconnect on 3DICs for neuromorphic computing and deep learning application
| Project/Area Number |
17K00090
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Research Field |
Computer system
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| Research Institution | Toyama Prefectural University (2018-2019)
Nagano National College of Technology (2017) |
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Principal Investigator |
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| Co-Investigator(Kenkyū-buntansha) |
室賀 翔 秋田大学, 理工学研究科, 特任講師 (60633378)
池田 博明 神戸大学, 科学技術イノベーション研究科, 客員教授 (50530200)
上口 光 信州大学, 学術研究院工学系, 准教授 (30536925)
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| Project Period (FY) |
2017-04-01 – 2020-03-31
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| Project Status |
Completed (Fiscal Year 2019)
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| Budget Amount *help |
¥4,420,000 (Direct Cost: ¥3,400,000、Indirect Cost: ¥1,020,000)
Fiscal Year 2019: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000)
Fiscal Year 2018: ¥1,690,000 (Direct Cost: ¥1,300,000、Indirect Cost: ¥390,000)
Fiscal Year 2017: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
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| Keywords | 信号伝送 / アナログ回路 / TSV / 3次元実装 / 伝送線路 / 低消費電力 / 電荷再利用 / 半導体チップ / 近接有線通信 / インターコネクト |
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| Outline of Final Research Achievements |
This research aims for power reduction on Through Silicon Vias (TSVs) which extend in the stacking direction between three-dimensionally mounted high-density LSI chips. For the power reduction, we proposes charge recycling transmission scheme of stacked I/O configuration. In the proposed scheme, we also show theoretical approach to clarify the power reduction ratio. The approach suggests that 32-64-bits bus width is suitable for the transmission scheme. Using the bus width, actual circuits has been designed in standard CMOS process. Simulations of the circuit shows that the power consumption is comparable to the prior art of special semiconductor process. This suggests that cutting-edge power reduction can be achieved by standard CMOS process and wide bus width. Then, test-chip has been actually prototyped using a 65 nm CMOS process.
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| Academic Significance and Societal Importance of the Research Achievements |
IoTやディープラーニングにおいて、膨大なデータを処理するには、ハイパフォーマンスな計算ユニット、すなわち半導体LSIが必要である。このような半導体LSIの高性能化の手段として3次元実装LSIがあり、これは今後のハイパフォーマンスコンピューティング（HPC）には欠かせないものとなってくる。一方、データサーバーへの膨大な冷却電力需要で分かるように、高性能化と同時に低消費電力化を実施しないと実社会で役立てない。したがって、HPCを実社会で活用し豊かで持続的な高度情報化社会を実現するために、3次元実装LSI内のデータ通信にかかる電力を削減するとともに、その設計メソドロジを示した。
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Report
(4 results)
Research Products
(10 results)
