Development of FPGA Design Methodology Considering Process Variation
| Project/Area Number |
18500036
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Single-year Grants |
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| Section | 一般 |
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| Research Field |
Computer system/Network
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| Research Institution | Kyoto University |
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Principal Investigator |
OCHI Hiroyuki Kyoto University, 大学院・情報学研究科, 准教授 (40264957)
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| Project Period (FY) |
2006 – 2008
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| Project Status |
Completed (Fiscal Year 2008)
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| Budget Amount *help |
¥2,420,000 (Direct Cost: ¥2,000,000、Indirect Cost: ¥420,000)
Fiscal Year 2008: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000)
Fiscal Year 2007: ¥780,000 (Direct Cost: ¥600,000、Indirect Cost: ¥180,000)
Fiscal Year 2006: ¥600,000 (Direct Cost: ¥600,000)
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| Keywords | 再構成デバイス / 非同期回路 / 集積回路設計自動化 / FPGA / プロセスばらつき / PCA |
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| Research Abstract |
本研究ではIEEE-754 準拠単精度浮動小数点除算器を例として取り上げ、高性能であり、かつ任意のクロック周波数のシステムで利用可能なハードウェア設計資産の提供を試みた.この除算器は最も高性能な構成となるよう内部生成したローカルクロック信号で動作し、外部とは非同期のハンドシェーク方式でやりとりしている.また、このような回路の設計を自動化する環境を構築し、商用FPGAデバイスでその有用性を示した.
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Report
(4 results)
Research Products
(12 results)
