Development of FPGA Design Methodology Considering Process Variation

• Project/Area Number: 18500036
• Research Category: Grant-in-Aid for Scientific Research (C)
• Allocation Type: Single-year Grants
• Section: 一般
• Research Field: Computer system/Network
• Research Institution: Kyoto University
• Principal Investigator: OCHI Hiroyuki Kyoto University, 大学院・情報学研究科, 准教授 (40264957)
• Project Period (FY): 2006 – 2008
• Project Status: Completed (Fiscal Year 2008)
• Budget Amount: ¥2,420,000 (Direct Cost: ¥2,000,000、Indirect Cost: ¥420,000); Fiscal Year 2008: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000); Fiscal Year 2007: ¥780,000 (Direct Cost: ¥600,000、Indirect Cost: ¥180,000); Fiscal Year 2006: ¥600,000 (Direct Cost: ¥600,000)
• Keywords: 再構成デバイス / 非同期回路 / 集積回路設計自動化 / FPGA / プロセスばらつき / PCA

Research Abstract

本研究ではIEEE-754 準拠単精度浮動小数点除算器を例として取り上げ、高性能であり、かつ任意のクロック周波数のシステムで利用可能なハードウェア設計資産の提供を試みた.この除算器は最も高性能な構成となるよう内部生成したローカルクロック信号で動作し、外部とは非同期のハンドシェーク方式でやりとりしている.また、このような回路の設計を自動化する環境を構築し、商用FPGAデバイスでその有用性を示した.

Research Products

• [Journal Article] An Asyn- chronous IEEE-754-Standard Single- Precision Floating-Point Divider for FPGA (2009)
  • Author(s): Masayuki Hiromoto, Hiroyuki Ochi, and Yukihiro Nakamura
  • Journal Title: IPSJ Trans. on System LSI Design Methodology Vol.2 Pages: 103-113
  • Peer Reviewed
• [Journal Article] An Asynchronous IEEE-754-Standard Single-Precision Floating-Point Divider for FPGA (2009)
  • Author(s): Masayuki Hiromoto, Hiroyuki Ochi, Yukihiro Nakamura
  • Journal Title: IPSJ Trans. on System LSI Design Methodology 2 Pages: 103-113
  • NAID: 130000120669
  • Peer Reviewed
• [Journal Article] 非同期単精度浮動小数点除算器の方式検討とFPGA実装 (2007)
  • Author(s): 廣本正之, 高橋温子, 神山真一, 越智裕之, 中村行宏
  • Journal Title: 電子情報通信学会技術報告(VLSI設計技術研究会2007年5月11日発表予定) vol.107,no.32 Pages: 19-24
  • NAID: 110006290350
• [Presentation] 非同期式設計によるFPGA向けIEEE754準拠単精区浮動小数点除算器 (2008)
  • Author(s): 廣本 正之
  • Organizer: 情報処理学会システムLSI設計技術研究会
  • Place of Presentation: 鹿児島県 屋久島
  • Year and Date: 2008-03-28
• [Presentation] 非同期式設計によるFPGA向けIEEE754準拠単精度浮動小数点除算器 (2008)
  • Author(s): 廣本正之, 越智裕之, 中村行宏
  • Organizer: 電子情報通信学会技術研究報告 (於 屋久島 環境文化村センター)
  • Place of Presentation: Vol.107, No.559
• [Presentation] An Asynchronous Single-Precision Floating-Point Divider and its Implementation on FPGA (2007)
  • Author(s): Masayuki Hiromoto
  • Organizer: The 14th Workshop on Synthesis And System Integration of Mixed Information technologies
  • Place of Presentation: Hokkaido, Japan
  • Year and Date: 2007-10-15
• [Presentation] 非同期単精度浮動小数点除算器の方式検討とFPGA実装 (2007)
  • Author(s): 廣本 正之
  • Organizer: 第30回パルテノン研究会
  • Place of Presentation: 東京都 青山
  • Year and Date: 2007-06-30
• [Presentation] 非同期単精度浮動小数点除算器の方式検討とFPGA実装 (2007)
  • Author(s): 廣本 正之
  • Organizer: 電子情報通信学会VLSI設計技術研究会
  • Place of Presentation: 京都府 京大会館
  • Year and Date: 2007-05-11
• [Presentation] "An Asynchronous Single- Precision Floating-Point Divider and its Implementation on FPGA", in Proc (2007)
  • Author(s): Masayuki Hiromoto, Shin'ichi Kouyama, Hiroyuki Ochi, and Yukihiro Nakamura
  • Organizer: of the 14th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI2007)
  • Place of Presentation: Hokkaido, Japan
• [Presentation] 非同期単精度浮動小数点除算器の方式検討とFPGA実装 (2007)
  • Author(s): 廣本正之, 神山真一, 越智裕之, 中村行宏
  • Organizer: 第30回パルテノン研究会 (於 東京都 青山オーバルビル15階 Nasic セミナーホール)
  • Place of Presentation: 43-48
• [Presentation] 非同期単精度浮動小数点除算器の方式検討とFPGA実装 (2007)
  • Author(s): 廣本正之, 高橋温子, 神山真一, 越智裕之, 中村行宏
  • Organizer: 電子情報通信学会技術研究報告 (於 京都府 京大会館)
  • Place of Presentation: Vol.107, No.32
• [Presentation] 非同期単精度浮動小数点除算回路のFPGAへの実装検討 (2006)
  • Author(s): 高橋温子, 神山真一, 越智裕之, 中村行宏
  • Organizer: 第29回パルテノン研究会 (於 東京都 青梅市 ブリヂストン奥多摩園)
  • Place of Presentation: 1-6