| Project/Area Number |
18656099
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| Research Category |
Grant-in-Aid for Exploratory Research
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| Allocation Type | Single-year Grants |
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| Research Field |
Electron device/Electronic equipment
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| Research Institution | Tohoku University |
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Principal Investigator |
遠藤 哲郎 Tohoku University, 学際科学国際高等研究センター, 教授 (00271990)
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| Project Period (FY) |
2006 – 2008
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| Project Status |
Completed (Fiscal Year 2008)
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| Budget Amount *help |
¥3,700,000 (Direct Cost: ¥3,700,000)
Fiscal Year 2008: ¥300,000 (Direct Cost: ¥300,000)
Fiscal Year 2007: ¥500,000 (Direct Cost: ¥500,000)
Fiscal Year 2006: ¥2,900,000 (Direct Cost: ¥2,900,000)
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| Keywords | 縦型トランジスタ / 集積回路 / 電子デバイス / ナノデバイス / 立体構造デバイス / デバイスシミュレーション / CAD / LSI |
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| Research Abstract |
デバイス設計の自由度を向上させる構造を有する縦型トランジスタに関する研究として、今年度は以下の研究を実施し、当該縦型トランジスタに対する知見を得た。
まずはじめに、リーク電流やしきい値の動的変化現象など、埋め込みゲート縦型トランジスタの高速動作特性・低消費電力動作特性における主要デバイス設計パラメータ依存性を定量的に明らかにした。具体的には、デバイス設計パラメータとして、(1)チャネル部のシリコン柱の直径(RB)、(2)拡散層部のシリコン柱の直径(RD)、(3)シリコン柱の窪み形状、(4)ゲート絶縁膜の膜厚、(5)チャネルの不純物分布、(6)拡散層の不純物分布、(7)チャネル長などを選定し、そのデバイス特性を解析した。特に、デバイスの動的特性および過渡特性を向上させるために、基板浮遊効果を抑制することに着眼して今年度の研究を進めた。そして、これらの解析結果より、動的動作における当該デバイスの設計理論を提案した。さらに、埋め込みゲート縦型トランジスタのナノスケール領域におけるスケーリング理論を提案した。
そして、埋め込みゲート縦型トランジスタによるデバイス特性の向上及びデバイスサイズの微細化に関する上述の研究成果とこれまでの研究成果を、総合的・定量的に取りまとめた。この総合的解析により、当該埋め込みゲート縦型トランジスタによって、「デバイスサイズの微細化」と「原理的デバイス性能の向上」と「デバイス性能を劣化させる負荷の削減」を独立に実現できることを定量的に示し、本研究の総括を行った。
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