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バーチャル配線を用いた高速・高効率FPGAコア

Research Project

Project/Area Number 18760244
Research Category

Grant-in-Aid for Young Scientists (B)

Allocation TypeSingle-year Grants
Research Field Electron device/Electronic equipment
Research InstitutionTohoku University

Principal Investigator

宮本 直人  Tohoku University, 未来科学技術共同研究センター, 助教 (60400462)

Project Period (FY) 2006 – 2007
Project Status Completed (Fiscal Year 2007)
Budget Amount *help
¥3,500,000 (Direct Cost: ¥3,500,000)
Fiscal Year 2007: ¥1,900,000 (Direct Cost: ¥1,900,000)
Fiscal Year 2006: ¥1,600,000 (Direct Cost: ¥1,600,000)
Keywords電子デバイス・機器 / システムオンチップ / 計算機システム / 設計自動化 / FPGA / 動的再構成
Research Abstract

日本の半導体産業の中心はSOC(System On a Chip)である。SOCは短期間設計、高性能、低消費電力、低コスト化が重要であるが、これらの要求を満たすには、自身の回路構成を自由に切替え可能なFPGA(Field Programmable Gate Array)とSOCを融合することが必須である。本研究の目的は、SOCに組込み可能な高速・高効率FPGAコアの創出である。
1.バーチャル配線の開発
マルチコンテクスト型動的再構成FPGAにおいて、異なるコンテクスト上に配置され、時間的に多重化した回路間を結ぶ配線のことをバーチャル配線と呼ぶ。バーチャル配線を実現するハードウェアとして、シフトレジスタ型TCM(Temporal Communication Module)を開発した。バーチャル信号の読出書込に約10サイクル必要な従来のSRAM型TCMに対し、シフトレジスタ型TCMはこれを1サイクルで実行できる。
2.バーチャル配線アルゴリズムの開発
時間方向のバーチャル配線と実配線を融合した時空間配線ネットワーク上に回路を配置配線するアルゴリズムを新たに開発した。クリティカルパス優先FDS(Force-Directed Scheduling)アルゴリズムを用いて回路を複数のコンテクストに分割後、コンテクスト毎に空間分割アルゴリズム(KL-FM法)を適用してPE(Processing Element)アレイ上に配置する。配線アルゴリズムは、NN(Nearest Neighbor)に対応するFDSベースのアルゴリズムを開発した。
3.バーチャル配線の評価
90nm 6層配線プロセスを用いて動的再構成FPGAを設計・試作し、LSIテスタで評価した。FPGA上に30 PEは規模のベンチマーク回路を配置配線し、最大動作周波数を測定した結果、バーチャル配線を用いることにより約30%動作速度が向上することを明らかにし、その有効性を確認することができた。

Report

(2 results)
  • 2007 Annual Research Report
  • 2006 Annual Research Report
  • Research Products

    (8 results)

All 2007 2006

All Journal Article (3 results) (of which Peer Reviewed: 1 results) Presentation (5 results)

  • [Journal Article] Revolutional Progress of Silicon Technologies Exhibiting Very High Speed Performance Over a 50-GHz Clock Rate2007

    • Author(s)
      Tadahiro Ohmi
    • Journal Title

      IEEE Trans. on Electron Devices 6

      Pages: 1471-1477

    • Related Report
      2007 Annual Research Report
    • Peer Reviewed
  • [Journal Article] Improving Execution Speed of FPGA using Dynamically Reconfigurable Technique2007

    • Author(s)
      Roel Pantonial
    • Journal Title

      Proceedings of the 2007 Conference on Asia South Pacific Design Automation Conference

      Pages: 108-109

    • Related Report
      2006 Annual Research Report
  • [Journal Article] Improving Multi-Context Execution Speed on DRFPGAs2006

    • Author(s)
      Md.Ashfaquzzaman Khan
    • Journal Title

      Proceeding of the IEEE 2006 Asian Solid-State Circuits Conference 2

      Pages: 275-278

    • Related Report
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    • Author(s)
      Naoto Miyamoto
    • Organizer
      2007 International Conference on Field Programmable Technology
    • Place of Presentation
      日本 北九州市
    • Year and Date
      2007-12-13
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      Masahiro Konda
    • Organizer
      2007 International Conference on Field Programmable Technology
    • Place of Presentation
      日本 北九州市
    • Year and Date
      2007-12-13
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    • Author(s)
      Kenichi Abe
    • Organizer
      19th International Conference on Noise and Fluctuations
    • Place of Presentation
      日本 東京都 渋谷区
    • Year and Date
      2007-09-11
    • Related Report
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    • Author(s)
      Kenichi Abe
    • Organizer
      2007 International Conference on VLSI Technology
    • Place of Presentation
      日本 京都市
    • Year and Date
      2007-06-14
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  • [Presentation] Analysis of Source Follower Random Telegraph Signal using nMOS and pMOS Array TEG2007

    • Author(s)
      Kenichi Abe
    • Organizer
      2007 International Image Sensor Workshop
    • Place of Presentation
      米国 Maine州 Ogunquit
    • Year and Date
      2007-06-07
    • Related Report
      2007 Annual Research Report

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Published: 2006-04-01   Modified: 2016-04-21  

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