• Search Research Projects
  • Search Researchers
  • How to Use
  1. Back to previous page

III-V/2D heterojunction tunneling transistor

Research Project

Project/Area Number 18K04279
Research Category

Grant-in-Aid for Scientific Research (C)

Allocation TypeMulti-year Fund
Section一般
Review Section Basic Section 21060:Electron device and electronic equipment-related
Research InstitutionTokyo Institute of Technology

Principal Investigator

金澤 徹  東京工業大学, 工学院, 助教 (40514922)

Project Period (FY) 2018-04-01 – 2019-03-31
Project Status Discontinued (Fiscal Year 2018)
Budget Amount *help
¥4,290,000 (Direct Cost: ¥3,300,000、Indirect Cost: ¥990,000)
Fiscal Year 2020: ¥910,000 (Direct Cost: ¥700,000、Indirect Cost: ¥210,000)
Fiscal Year 2019: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
Fiscal Year 2018: ¥1,820,000 (Direct Cost: ¥1,400,000、Indirect Cost: ¥420,000)
Keywords層状物質 / トンネルトランジスタ / Ⅲ-Ⅴ族化合物半導体 / トランジスタ / TFET / ヘテロ接合 / 化合物半導体
Outline of Annual Research Achievements

目標とするIII-V族/二次元型素子の性能を評価する上での基準となるデバイス性能について知見を得ることを目的として、従来の二次元材料系vdWヘテロ接合バックゲートFETに関して特性の改善に取り組んだ。
シリコン酸化膜上に形成したNiバックゲート電極をHfO2ゲート絶縁膜で埋め込むことで、ゲートリーク電流の主要な原因となっていたソース/ドレイン電極とゲート電極とのオーバーラップ面積を従来の3%程度まで削減し、その抑制に取り組んだ。この結果、従来素子と比較したゲート絶縁膜の薄層化が可能となり、絶縁膜容量の向上に伴ってサブスレッショルドスロープは過去作製したデバイスとの比較で半分以下となる300 mV/decまで減少した。一方で目標とする60 mV/dec以下までは未だ大きな差があり、本課題にて提案したIII-V族化合物半導体ソースによる高精度なドーピング濃度制御の必要性といった課題がより明確となったといえる。
提案構造を実現する上で課題となる二硫化ハフニウムをチャネル上へのトップゲート絶縁膜の形成へ向けて金属イットリウムの自然酸化と原子層堆積法を組み合わせた絶縁膜形成を試み、二硫化ハフニウム上でも十分な耐圧を有する絶縁膜が形成可能であることを確認した。
III-V族化合物半導体メサ構造上への水素シルセスキオキサンのスピンコート/エッチバックの条件について調査を行い、メサ間隔が広い状況においてはIII-V族ソース領域を酸化膜素子分離層の間に数十nm以下の段差で形成可能であることを確認した。

Report

(1 results)
  • 2018 Annual Research Report
  • Research Products

    (3 results)

All 2019 2018

All Journal Article (1 results) (of which Peer Reviewed: 1 results) Presentation (2 results) (of which Int'l Joint Research: 1 results)

  • [Journal Article] Effect of increasing gate capacitance on performance of p-MoS2/HfS2 van der Waals heterostructure tunneling field-effect transistor2019

    • Author(s)
      W. Zhang, S. Netsu, T. Kanazawa, T. Amemiya, Y. Miyamoto
    • Journal Title

      Japanese Journal of Applied Physics

      Volume: -

    • NAID

      210000135286

    • Related Report
      2018 Annual Research Report
    • Peer Reviewed
  • [Presentation] p-MoS2/HfS2 van der Waals Heterostructure Transistor Using Ni Backgate Buried in HfO2 Dielectric2018

    • Author(s)
      W. Zhang, S. Netsu, T. Kanazawa, T. Amemiya, Y. Miyamoto
    • Organizer
      2018 Int. Conf. Solid State Devices and Materials
    • Related Report
      2018 Annual Research Report
    • Int'l Joint Research
  • [Presentation] 埋め込みNiバックゲートを用いたp-MoS2/HfS2トンネルFET2018

    • Author(s)
      張 文倫、祢津 誠晃、金澤 徹、雨宮 智宏、宮本 恭幸
    • Organizer
      第79回応用物理学会秋季学術講演会
    • Related Report
      2018 Annual Research Report

URL: 

Published: 2018-04-23   Modified: 2019-12-27  

Information User Guide FAQ News Terms of Use Attribution of KAKENHI

Powered by NII kakenhi