| Project/Area Number |
18K11221
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | The University of Aizu |
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Principal Investigator |
Saito Hiroshi 会津大学, コンピュータ理工学部, 上級准教授 (50361671)
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| Co-Investigator(Kenkyū-buntansha) |
富岡 洋一 会津大学, コンピュータ理工学部, 上級准教授 (10574072)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Project Status |
Completed (Fiscal Year 2020)
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| Budget Amount *help |
¥3,510,000 (Direct Cost: ¥2,700,000、Indirect Cost: ¥810,000)
Fiscal Year 2020: ¥780,000 (Direct Cost: ¥600,000、Indirect Cost: ¥180,000)
Fiscal Year 2019: ¥780,000 (Direct Cost: ¥600,000、Indirect Cost: ¥180,000)
Fiscal Year 2018: ¥1,950,000 (Direct Cost: ¥1,500,000、Indirect Cost: ¥450,000)
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| Keywords | 非同期式回路 / FPGA / 畳み込みニューラルネットワーク |
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| Outline of Final Research Achievements |
In this research, to clarify the usefulness of asynchronous circuits for deep machine learning, we designed low energy convolutional neural network circuits for image classification on Field Programmable Gate Arrays (FPGAs) as asynchronous circuits. Also, we designed quantized binarized neural network circuits as asynchronous circuits. Compared to synchronous counterparts, the energy consumption of the binarized neural network circuits was reduced to half in the best case. Furthermore, to improve performance, we proposed a design method to implement asynchronous circuits on FPGAs using placement constraints.
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| Academic Significance and Societal Importance of the Research Achievements |
深層学習を実現するにあたり、GPUを用いた場合、電力消費やコストが大きくなる。一方、CPUを用いた場合、性能が問題となる。こうした問題に対し、深層学習を行う回路をFPGAに実現する手法が提案されている。しかし、こうした回路は、クロック信号を基に回路全体を制御する同期式回路として実現されているため、クロック周りの消費電力が大きい。本研究で実現した非同期式回路によって、消費エネルギーを削減することで、電力要求が厳しいアプリケーションでの使用が期待できる。
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