Exploring Novel Computer Architecture with Flexible Bandwidth Based on Data Compression Techniques
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18K18020
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| Research Category |
Grant-in-Aid for Early-Career Scientists
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| Allocation Type | Multi-year Fund |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | Institute of Physical and Chemical Research |
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Principal Investigator |
Ueno Tomohiro 国立研究開発法人理化学研究所, 計算科学研究センター, 特別研究員 (30794135)
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| Project Period (FY) |
2018-04-01 – 2021-03-31
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| Project Status |
Completed (Fiscal Year 2020)
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| Budget Amount *help |
¥4,160,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥960,000)
Fiscal Year 2020: ¥780,000 (Direct Cost: ¥600,000、Indirect Cost: ¥180,000)
Fiscal Year 2019: ¥910,000 (Direct Cost: ¥700,000、Indirect Cost: ¥210,000)
Fiscal Year 2018: ¥2,470,000 (Direct Cost: ¥1,900,000、Indirect Cost: ¥570,000)
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| Keywords | FPGA / データ圧縮 / 可変実効帯域 / システムオンチップ / ネットワーク / 高位合成 / 部分再構成 / FPGAクラスタ / 電子回路 / メモリ帯域 / 計算機アーキテクチャ / 通信帯域 |
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| Outline of Final Research Achievements |
In this study, we explored a flexible architecture for variable bandwidth for data movement, which is a major factor to determine the computational performance of systems. In order to control the memory bandwidth and the network bandwidth, we combined FPGAs, which can reconfigure circuits freely, and data compression hardware, which can compress data with low latency by pipeline processing. Specifically, we investigated the relationship between compression performance and computational resource usage, and constructed a hardware platform for flexible bandwidth system on multiple FPGAs.
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| Academic Significance and Societal Importance of the Research Achievements |
本研究の主な成果は，データ移動時の実効帯域を柔軟に変更可能な計算機アーキテクチャを示したことである。データ圧縮とFPGAの回路再構成機能により，これまでにないアーキテクチャの方向性を示した。特に，FPGAの利点を活かした部分再構成技術と，利用しやすさを考慮したシステムオンチップの開発により，柔軟なアーキテクチャを比較的容易に実現するための基盤技術を提案した。今回の成果において，特にデータ圧縮に関する部分は大きな改良の余地があるため，圧縮アルゴリズムの改良や，より効率的な実装等により，さらに使いやすく，柔軟な帯域を持つシステムの実現が期待できる。
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Report
(4 results)
Research Products
(17 results)
