| Project/Area Number |
19560340
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Single-year Grants |
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| Section | 一般 |
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| Research Field |
Electron device/Electronic equipment
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| Research Institution | Japan Advanced Institute of Science and Technology |
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Principal Investigator |
KANEKO Mineo Japan Advanced Institute of Science and Technology, 情報科学研究科, 教授 (00185935)
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| Project Period (FY) |
2007 – 2008
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| Project Status |
Completed (Fiscal Year 2008)
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| Budget Amount *help |
¥4,420,000 (Direct Cost: ¥3,400,000、Indirect Cost: ¥1,020,000)
Fiscal Year 2008: ¥2,470,000 (Direct Cost: ¥1,900,000、Indirect Cost: ¥570,000)
Fiscal Year 2007: ¥1,950,000 (Direct Cost: ¥1,500,000、Indirect Cost: ¥450,000)
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| Keywords | 集積回路 / CAD / 遅延ばらつき / 高位合成 / データパス / レジスタ割当 / データパス回路 / 信号伝播遅延 / 遅延変動 / 微細化 / 資源割当 / 順序クロッキング / データパス合成 / 信号電播遅延 / 最小遅延補正 |
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| Research Abstract |
LSIの製造時ばらつき,動作時動的変動の下で,機能的に正しく動作し続ける全く新しいデータパス回路方式として,(1)変数のレジスタへの割当で決まる構造的遅延変動耐性,(2)演算回路部の最小遅延補正と遅延変動耐性を組み合わせた効率化,(3)レジスタの制御タイミング順序によって動作タイミングを補償する順序クロッキングなどを提案すると共に,それらの最適設計問題について計算量的性質,具体的解法などを明らかにしている.
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