Analysis of Faulty Test Cricuits and Their Fault Torelant Design
| Project/Area Number |
19700044
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| Research Category |
Grant-in-Aid for Young Scientists (B)
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| Allocation Type | Single-year Grants |
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| Research Field |
Computer system/Network
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| Research Institution | Hiroshima City University |
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Principal Investigator |
ICHIHARA Hideyuki Hiroshima City University, 大学院・情報科学研究科, 准教授 (50326427)
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| Project Period (FY) |
2007 – 2008
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| Project Status |
Completed (Fiscal Year 2008)
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| Budget Amount *help |
¥2,430,000 (Direct Cost: ¥2,100,000、Indirect Cost: ¥330,000)
Fiscal Year 2008: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000)
Fiscal Year 2007: ¥1,000,000 (Direct Cost: ¥1,000,000)
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| Keywords | 設計自動化 / ディペンダブルコンピューティング / BIST / フォールトトレラント / 組込自己テスト / LSIテスト / フォールトトレランス / 巡回符号 / MISR / オンラインテスト / ディペンダプルコンピューティング / VLSIテスト / 耐故障設計 / 歩留まり / モデル化 / 設計工学 / アルゴリズム |
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| Research Abstract |
LSIの組込自己テスト(Built-in Self Test: BIST)のための,耐故障性をもつ新しい応答圧縮器(BISTを行うための構成要素であり,テスト結果を保持する回路)である符号化応答圧縮器を提案した.符号化応答圧縮器は壊れている状態でも,テスト対象回路の故障は必ず検知でき,さらにテスト対象回路が正常である場合は高い確率で応答圧縮器の故障を検知できる.また,必要なハードウェアサイズは従来の耐故障性を考えない応答圧縮器に比べて1.6倍程度であった.
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Report
(3 results)
Research Products
(3 results)
