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高速スイッチング可能な双安定状態を有するシリコン2重浮遊ゲートマルチスタック創製

Research Project

Project/Area Number 19760212
Research Category

Grant-in-Aid for Young Scientists (B)

Allocation TypeSingle-year Grants
Research Field Electronic materials/Electric materials
Research InstitutionTokyo Institute of Technology

Principal Investigator

土屋 良重  東工大, 助教 (80334506)

Project Period (FY) 2007
Project Status Completed (Fiscal Year 2008)
Budget Amount *help
¥3,650,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥450,000)
Fiscal Year 2008: ¥1,950,000 (Direct Cost: ¥1,500,000、Indirect Cost: ¥450,000)
Fiscal Year 2007: ¥1,700,000 (Direct Cost: ¥1,700,000)
Keywords不揮発性メモリ / シリコン / 2重浮遊ゲート / マルチスタック / 高誘電率酸化膜 / MOCVD / Pr系材料 / シミュレーション
Research Abstract

シリコン2重浮遊ゲートマルチスタック構造の容量電圧特性、およびこの構造をMOSFET上に集積化したメモリデバイスの電流電圧特性を、等価回路シミュレータを用いて計算した。この際、2重浮遊ゲート間のトンネル積層膜については、回路素子が存在しないため、ポアソン方程式とシュレディンが一方程式を自己無撞着に解く独自の計算ソフトを用い、得られた非線形回路素子特性を等価回路計算に組み込む。双安定性分極セルに蓄積する電荷量、マルチスタック構造の材料、膜厚の変化に対応する容量パラメータを変化させ、過渡応答解析により、2重浮遊ゲートに生じる分極状態の違いに応じたヒステリシスの計算に成功した。
参照試料として2重浮遊ゲート間にSiO_2のみを挟んだマルチスタック構造ダイオードを作製し、その容量電圧特性にヒステリシスを観測した。上記のシミュレーション結果との比較から、このヒステリシスは2重浮遊ゲート間の分極状態が変化したことにより生じたものであると言うことを明らかにした。
SiO_2/高誘電率酸化膜/SiO_2積層構造の作製に関しては、高誘電率酸化膜上への極薄SiO_2の堆積に向けて新たなSi系MOCVD原料を導入し、交互供給MOCVD法によるSiO_2膜の堆積に成功した。また、実際に積層する高誘電率材料に関しても検討を行い、Hf系材料よりも誘電率の高いPr系高誘電率材料を用いることで、メモリの動作電圧の低電圧化を図れることを示した。また、Pr系材料のMOCVD堆積を行い、堆積条件、アニール条件を最適化することにより、界面層形成を制御した極薄膜の製膜方法を確立した。

Report

(1 results)
  • 2007 Annual Research Report
  • Research Products

    (4 results)

All 2008 2007

All Journal Article (3 results) (of which Peer Reviewed: 3 results) Presentation (1 results)

  • [Journal Article] Stochastic Coulomb blockade in coupled asymmetric silicon dots formed by pattern-dependent oxidation2008

    • Author(s)
      M.Manoharan, et. al.
    • Journal Title

      Applied Physics Letters 92

      Pages: 92110-92110

    • Related Report
      2007 Annual Research Report
    • Peer Reviewed
  • [Journal Article] Integration of tunnel-coupled double nanocrystalline silicon quantum dots with a multiple gate single-electron transistor2007

    • Author(s)
      Y.Kawata, et. al.
    • Journal Title

      Japanese Journal of Applied Physics 46

      Pages: 4386-4389

    • Related Report
      2007 Annual Research Report
    • Peer Reviewed
  • [Journal Article] Three-dimensional numerical analysis of switching properties of high-speed and non-volatile nanoelectromechanical memory2007

    • Author(s)
      T.Nagami, et. al.
    • Journal Title

      IEEE Transactions Electron Devices 54

      Pages: 1132-1139

    • Related Report
      2007 Annual Research Report
    • Peer Reviewed
  • [Presentation] High-speed and Non-volatile Memory Devices Using Macroscopic Polarized Stack of Double Floating Gates Interconnected with Engineered Tunnel Oxide Barrier2007

    • Author(s)
      Yoshishige Tsuchiya, et. al.
    • Organizer
      IEEE Silicon Nanoelectrinics Workshop 2007
    • Place of Presentation
      Kyoto,Japan
    • Year and Date
      2007-06-10
    • Related Report
      2007 Annual Research Report

URL: 

Published: 2007-04-01   Modified: 2016-04-21  

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