III-V-OI MOS structure by using selective wet oxidation of InAlAs layer
| Project/Area Number |
19860024
|
|---|
| Research Category |
Grant-in-Aid for Young Scientists (Start-up)
|
| Allocation Type | Single-year Grants |
|---|
| Research Field |
Electron device/Electronic equipment
|
|---|
| Research Institution | The University of Tokyo |
|---|
Principal Investigator |
TAKENAKA Mitsuru The University of Tokyo, 大学院・工学系研究科, 准教授 (20451792)
|
|---|
| Project Period (FY) |
2007 – 2008
|
| Project Status |
Completed (Fiscal Year 2008)
|
| Budget Amount *help |
¥3,115,000 (Direct Cost: ¥2,710,000、Indirect Cost: ¥405,000)
Fiscal Year 2008: ¥1,755,000 (Direct Cost: ¥1,350,000、Indirect Cost: ¥405,000)
Fiscal Year 2007: ¥1,360,000 (Direct Cost: ¥1,360,000)
|
|---|
| Keywords | MOSFET / 化合物半導体 / InAlAs / InGaAs / InP / ウェット酸化 / 電子デバイス・機器 / 半導体物性 / III-V族半導体 / InAlAs酸化膜 |
|---|
| Research Abstract |
InAlAsのウェット酸化を利用したIII-V MOS 界面の研究を行った。XPS 分析、エリプソメトリー、TEM 像解析等により、InAlAs の酸化機構を明らかにし、良好な界面特性を持つInAlAs/InP MOS界面を実現することに成功した。またInP 酸化防止層を配した構造において、InAlAs 層の自然酸化を抑制することで、良好なMOS 界面が再現性良く得られることを明らかにした。これにより既存のSi トランジスタの性能を上回るIII-V トランジスタを実現するための基盤技術を確立した。
|
Report
(3 results)
Research Products
(8 results)
