撮像速度・画素数・光感度・記録枚数積従来比１００倍以上を目指した高速撮像素子

Research Project

Project/Area Number	19J11127
Research Category	Grant-in-Aid for JSPS Fellows
Allocation Type	Single-year Grants
Section	国内
Review Section	Basic Section 21060:Electron device and electronic equipment-related
Research Institution	Tohoku University
Principal Investigator	鈴木学東北大学, 工学研究科, 特別研究員(DC2)
Project Period (FY)	2019-04-25 – 2021-03-31
Project Status	Completed (Fiscal Year 2020)
Budget Amount *help	¥1,700,000 (Direct Cost: ¥1,700,000) Fiscal Year 2020: ¥800,000 (Direct Cost: ¥800,000) Fiscal Year 2019: ¥900,000 (Direct Cost: ¥900,000)
Keywords	電子デバイス・機器 / センシングデバイス / 撮像素子 / 高速撮像 / バーストCDS動作 / 高密度トレンチ容量 / 高速電荷収集
Outline of Research at the Start	本研究の目的は，撮像速度・解像度・光感度・記録枚数の性能を従来から飛躍的に高めた高速撮像素子技術の創出である。1億コマ/秒以上の高速撮像速度と大掛かりな冷却機構を必要としない低消費電力性能を両立する信号読出し技術，記録枚数向上のための高密度アナログメモリ集積技術，高光感度化のための裏面照射・高速電荷転送フォトダイオード技術を開発し，実チップの試作を通して撮像速度・解像度・光感度・記録枚数を同時に向上した高速撮像素子の性能を実証する。
Outline of Annual Research Achievements	撮像速度・解像度・光感度・記録枚数の性能を飛躍的に高めた高速撮像素子を創出するために，1億コマ/秒以上の撮像速度と大規模な冷却装置を必要としない低消費電力性能を両立する信号読出し技術，記録枚数を向上させる高密度アナログメモリ集積技術，高光感度を実現する高速電荷収集フォトダイオード技術の研究に取り組んだ。本年度は，製造コストを抑えつつ撮像速度と記録枚数を同時に向上する実装形態を検討した。本課題の実装形態として，受光部を有する画素基板とメモリ基板とを画素毎に電気的接続を有する3次元積層技術を用いて積層する構造を構想しているが，この構成は開発・製造コストが高い。単一基板上の画素に高密度メモリアレイを内蔵することで低コストでの性能向上が可能となり，より早期の社会実装が期待される。プレナー型プロセスを用いて，面積48μm×48μmの正方画素内に256個の高密度アナログメモリを搭載した80×81画素のCMOS撮像素子を設計・試作した。画素上を画素駆動信号線・メモリ選択信号線が通過することによる光感度の低下に対処するため，高速電荷収集フォトダイオードの端部から電荷収集部までの最大長さを保ちつつ面積を拡大し，高速電荷収集性能と光感度向上の両立を実現した。通常動作モードで撮像速度5000万コマ/秒，256コマ記録の性能を実証した。昨年度までに開発したバーストCDS動作を適用すれば，1億コマ/秒の撮像速度で動作できる。また，試作で得られた知見をもとに，積層構造での性能を検討し，画素ピッチ28μm，640×480画素の場合，撮像速度1億コマ/秒，252コマ記録の性能を実現できる見通しを得た。これらの成果を博士学位論文にまとめた。以上の結果より，次世代型高速撮像素子の創出のための基礎を築いた。
Research Progress Status	令和2年度が最終年度であるため、記入しない。
Strategy for Future Research Activity	令和2年度が最終年度であるため、記入しない。